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JasonnLee

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TA的资源

一粒金砂（中级）
楼主
发表于2015-1-20 21:05 只看该作者
 

cpld产生一定形式方波的问题 [复制链接]



cpld时钟50M，怎么产生下图所示的周期性方波？
还有采用什么方法产生周期为1s的方波信号占用硬件资源更少？

周期性, 硬件, 资源
此帖出自FPGA/CPLD论坛

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lelee007
正解，一看就是两个频率合成的，两个计数器分频，然后与一下就出来这个波形了   详情 回复 发表于 2015-1-22 02:32
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FPGA论坛  CPLD论坛  FPGA教程
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chenzhufly

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TA的资源

版主
沙发
发表于2015-1-20 21:08 只看该作者
 
你是一点都不会啊

看不出来你所示波形频率是多少

一般简单计数就可以完成你的需要的功能
此帖出自FPGA/CPLD论坛
个人签名生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰
 
 
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huo_hu

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TA的资源

版主
板凳
发表于2015-1-20 22:13 只看该作者
 
资源最少的方法就是分频,你选1024*1024*32M的晶振分出来,接近就好
此帖出自FPGA/CPLD论坛
 
 
 
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fsyicheng

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TA的资源

纯净的硅（高级）
4楼
发表于2015-1-20 22:28 只看该作者
 
100多M的频率说低不低啊，锁相环倍频，如果CPLD内部有条件的，我觉得用读ram值然后输出形成频率这样资源低吗，哈哈，期待结果
此帖出自FPGA/CPLD论坛
 
 
 
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coyoo

372

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TA的资源

一粒金砂（高级）
5楼
发表于2015-1-21 10:29 只看该作者
 
这种规律的方波，就是clock+clock enable就可以出来；你唯一需要控制的就是使能信号
此帖出自FPGA/CPLD论坛

点评

lelee007
正解，一看就是两个频率合成的，两个计数器分频，然后与一下就出来这个波形了  详情 回复 发表于 2015-1-22 02:32
 
 
 
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mass_lynnxy

191

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TA的资源

一粒金砂（中级）
6楼
发表于2015-1-21 23:17 只看该作者
 
分频器。
此帖出自FPGA/CPLD论坛
 
 
 
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lelee007

1025

帖子

1

TA的资源

纯净的硅（高级）
7楼
发表于2015-1-22 02:32 只看该作者
 
coyoo 发表于 2015-1-21 10:29
这种规律的方波，就是clock+clock enable就可以出来；你唯一需要控制的就是使能信号
正解，一看就是两个频率合成的，两个计数器分频，然后与一下就出来这个波形了



此帖出自FPGA/CPLD论坛
 
 
 
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