各位大神，请教xilinx和altera单端口RAM仿真问题

xujiangyu0619

各位大神，请教xilinx和altera单端口RAM仿真问题 [复制链接]

xilinx和altera单端口RAM仿真时发现，xilinx的ram在读出时比altera的要少用一个时钟周期，不知道我的理解对不对？
xilinx的仿真图

altera的仿真图

仙猫

波形图上看确实如此，不妨注意下用wizard生成IP的过程，可能有 Not Registered 和 Registered 的输出选项。

neufeifatonju

同意二楼，再着这个也不影响应用，知道延时是多少，应用的时候注意就行了

xujiangyu0619

仙猫 发表于 2015-1-16 08:36
波形图上看确实如此，不妨注意下用wizard生成IP的过程，可能有 Not Registered 和 Registered 的输出选项。

好像没看到类似的设置。

仙猫

xujiangyu0619 发表于 2015-1-18 19:20
好像没看到类似的设置。

xujiangyu0619

仙猫 发表于 2015-1-19 11:51

多谢哈！再请教一个问题，时钟信号或者普通信号延时打N拍的作用是什么？

仙猫

xujiangyu0619 发表于 2015-1-19 19:18
多谢哈！再请教一个问题，时钟信号或者普通信号延时打N拍的作用是什么？

这个……联系到应用的目的有无穷解了，没有唯一答案。
比如——例：
●输入信号往往需要延迟1拍再用（为什么？需思考）。
●为检测某信号的跃变沿，需先将该信号延迟1～2拍看前后关系。
●做串行I/O。
……等等等等，不胜枚举。

xujiangyu0619

仙猫 发表于 2015-1-19 21:14
这个……联系到应用的目的有无穷解了，没有唯一答案。
比如——例：
●输入信号往往需要延迟1拍再用（为什么？需思考）。
●为检测某信号的跃变沿，需先将该信号延迟1～2拍看前后关系。
●做串行I/O。
……等等等等，不胜枚举。

前两种我能理解，做串行IO这个不明白是什么原理。

仙猫

xujiangyu0619 发表于 2015-1-19 22:45
前两种我能理解，做串行IO这个不明白是什么原理。

假如要把一个8位的数据用串行方式输出去（比如UART的TxD），不是需要将每位延迟不同的时钟数发往同一个Port吗？

xujiangyu0619

仙猫 发表于 2015-1-20 08:19
假如要把一个8位的数据用串行方式输出去（比如UART的TxD），不是需要将每位延迟不同的时钟数发往同一个Port吗？

每位延迟不同的时钟数？？这个没有吧

xujiangyu0619

仙猫 发表于 2015-1-19 11:51

大哥，你这个用的是分布式ram，我用的block ram没有这两个选项！

su1378765

学习中。。。。。。。支持

仙猫

xujiangyu0619 发表于 2015-1-20 19:53
大哥，你这个用的是分布式ram，我用的block ram没有这两个选项！

这个应该是吧？

仙猫

xujiangyu0619 发表于 2015-1-20 19:01
每位延迟不同的时钟数？？这个没有吧

分时，把不同的数据往同一个口输出，不就是（直接或间接地）通过不同的延迟时间实现的吗？

mqx168

坐等观摩，看看问题怎么解决

xujiangyu0619

仙猫 发表于 2015-1-20 20:40
这个应该是吧？

这个有，之前我试过选择这两项，可能是什么地方设置不对，结果没变化。我刚才又重新试了下，确实可以改变输出，多谢！

xujiangyu0619

仙猫 发表于 2015-1-20 20:47
分时，把不同的数据往同一个口输出，不就是（直接或间接地）通过不同的延迟时间实现的吗？

这样说比较容易懂了。。

huangfujing

想知道楼主的altera的ram仿真的代码是什么，可以看一下嘛？我仿真的时候遇到一点儿问题

xujiangyu0619

huangfujing 发表于 2016-5-16 14:52
想知道楼主的altera的ram仿真的代码是什么，可以看一下嘛？我仿真的时候遇到一点儿问题

代码找不到了，很简单，就是对RAM写数据再读数据。