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angel1o

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一粒金砂（中级）
楼主
发表于2014-12-19 14:18 只看该作者
 

CPU Verilog代码设计求助，万分感谢！！ [复制链接]

10芯积分
仿真输出全为0,不知道为什么

初学者求教，弄了好久都没有找出原因。

代码和注释已经上传，您给予的帮助，晚辈感激不尽！
愿您身体健康，工作顺利！
代码及注释 见此附件 代码及注释.zip (18.09 KB, 下载次数: 26)

CPU, Verilog
此帖出自FPGA/CPLD论坛

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  modelsim中有信号追溯的功能。 双击输出信号，然后再dataflow中一直向前追溯，就能找到原因。  详情 回复 发表于 2014-12-22 11:06
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angel1o

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一粒金砂（中级）
沙发
 楼主| 发表于2014-12-19 14:24 只看该作者
 
代码已经打包好，cpu模块是顶层模块，全部添加进工程就可以，具体看文档。
仿真文件在这里：链接:
链接已隐藏，如需查看请登录或者注册
密码: hyhy
此帖出自FPGA/CPLD论坛
 
 
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angel1o

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一粒金砂（中级）
板凳
 楼主| 发表于2014-12-20 14:02 只看该作者
 
大家帮忙啊
此帖出自FPGA/CPLD论坛
 
 
 
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HDLWorld

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纯净的硅（高级）
4楼
发表于2014-12-22 11:06 只看该作者
 
  modelsim中有信号追溯的功能。 双击输出信号，然后再dataflow中一直向前追溯，就能找到原因。
此帖出自FPGA/CPLD论坛
 
 
 
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