晒WEBENCH设计的过程+为Actel的 ProASIC3系列 A3P125设计供电电路

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项目需求：为Actel的 ProASIC3系列 A3P125设计供电电路
下面是实际的ProASIC3的电源需求
# Name VLoad ILoad Description
1. LOAD #1 5 V 3 A VoutRipple=10%
2. LOAD #2 3.3 V 3 A VoutRipple=10%
3. Vcc 1.5 V 1 A VoutRipple=5%, SoftStart delay=1.0 mSec
4. Vccib1 1.5 V 0.15 A VoutRipple=5%, SoftStart delay=1.0 mSec
5. Vccib2 1.5 V 0.15 A VoutRipple=5%, SoftStart delay=1.0 mSec
6. Vccpll 1.5 V 0.05 A VoutRipple=5%, SoftStart delay=1.0 mSec
7. Vjtag 1.5 V 0.1 A VoutRipple=5%, SoftStart delay=1.0 mSec
8. Vmv1 1.5 V 0.08 A VoutRipple=5%, SoftStart delay=1.0 mSec
9. Vmv2 1.5 V 0.08 A VoutRipple=5%, SoftStart delay=1.0 mSec
10. Vpump 3.3 V 0.3 A VoutRipple=9%, Group=Pump, SoftStart delay=1.0 mSec

工具：使用ti的webench进行设计和优化
目标：设计效率大于89%
最终的项目设计概况
1. Total System Efficiency 89.209 %
2. Total System BOM Count 36.0
3. Total System Footprint 439.0 mm2
4. Total System BOM Cost $5.74
5. Total System Power Dissipation 3.424 W


下面是详细的设计过程：

第一步，选择 FPGA uProcessor ,进入此界面




第二步，选择右中上角下一步，进入此界面，更据需要可以增添负责需求，然后点击提交项目要求



第三步，等待系统生成



第四步，预览信息，可以更改效率大小bom等



第五步，点击下一步，检视项目细节




第六步，若确认无误，点击右上角的create project，生成设计



第七步，设计生成页面，可以下载原理图，封装库，查看每一个设计电路的详细参数等信息



第八步 导出allegro 和cadence cis库和原理图



第九步 可以针对每一设计进行仿真



webench_schematic_exchange_design_3840083_684_Orcad.zip (8.92 KB, 下载次数: 12)

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使用心得：
WEBENCH是TI旗下的一款设计工具、这款在线工具不但能够对电源、LED、放大器、滤波器、音频、接口、无线以及信号路径等提供高效的设计，同时还能进行高准确度的仿真工具提供的参考都是经过工程师的实际计算验证，其中的精确度可以达到90%以上。给硬件电路工程师设计提供了良好的参考和简化了设计工作，使得效率和过程更加人性化，方便可靠！不但提供了物料的选型，同时也可以导出原理图等源文件，简化设计！所以，WEBENCH是一款高效集成的工具，为硬件工程师提供了无限的方便！