FPGA实现UART收发器

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module UART ( rst,clk50M,send_en,rev_en,TXD,TXD_data,RXD,RXD_data);
input rst,clk50M,RXD,send_en,rev_en;
input [7:0] TXD_data;
output TXD;
reg TXD;
reg [7:0] TXD_cnt;
output [7:0] RXD_data;
reg [7:0] RXD_data;
reg [7:0] RXD_cnt;
parameter baud=9600; //any baud is OK;
//frediv = fclk/(16*baud)
//e.g. fclk=50M,9600 baud,frediv=326
/*parity check
even parity:1'b0 XOR d[0] ~ d[7];
odd parity :1'b1 XOR d[0] ~ d[7];
*/
reg [11:0] fre_cnt;
reg clk_baud;
always@(negedge rst or posedge clk50M)
if(!rst)
fre_cnt<=1'b0;
else
if(clk50M)
if(fre_cnt==(50000000/(16*baud)))
fre_cnt<=1'b0;
else
begin
fre_cnt<=fre_cnt+1'b1;
if(fre_cnt<=(50000000/(16*baud))/2)
clk_baud<=1'b1;
else
clk_baud<=1'b0;
end
always@(negedge rst or posedge clk_baud)
if(!rst)
begin
TXD_cnt<=1'd0;
TXD<=1'b1;
end
else
if(clk_baud)
begin
if(send_en)
case(TXD_cnt)
8'd0 : begin
TXD<=1'b0;
TXD_cnt<=TXD_cnt+8'd1;
end
8'd16 : begin
TXD<=TXD_data[0];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd32 : begin
TXD<=TXD_data[1];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd48 : begin
TXD<=TXD_data[2];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd64 : begin
TXD<=TXD_data[3];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd80 : begin
TXD<=TXD_data[4];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd96 : begin
TXD<=TXD_data[5];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd112 : begin
TXD<=TXD_data[6];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd128 : begin
TXD<=TXD_data[7];
TXD_cnt<=TXD_cnt+8'd1;
end
8'd144 : begin
TXD<=1'b1;
TXD_cnt<=TXD_cnt+8'd1;
end
8'd160 : TXD_cnt<=8'd0;
default : TXD_cnt<=TXD_cnt+8'd1;
endcase
else
begin
TXD<=1'b1;
TXD_cnt<=8'd0;
end
end
always@(negedge rst or posedge clk_baud)
if(!rst)
RXD_cnt<=1'd0;
else
if(clk_baud)
begin
if(rev_en)
case(RXD_cnt)
8'd0 : if(!RXD)
RXD_cnt<=RXD_cnt+8'd1;
else
RXD_cnt<=8'd0;
8'd16 : begin
RXD_data[0]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd32 : begin
RXD_data[1]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd48 : begin
RXD_data[2]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd64 : begin
RXD_data[3]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd80 : begin
RXD_data[4]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd96 : begin
RXD_data[5]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd112 : begin
RXD_data[6]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd128 : begin
RXD_data[7]<=RXD;
RXD_cnt<=RXD_cnt+8'd1;
end
8'd144 : if(RXD)
RXD_cnt<=RXD_cnt+8'd1;
else
RXD_cnt<=8'd144;
8'd160 : RXD_cnt<=8'd0;
default : RXD_cnt<=RXD_cnt+8'd1;
endcase
else
RXD_cnt<=8'd0;
end
endmodule

复制代码

辉泰狼的奋斗

楼主，如果你能在写代码的时候，写上解释语句，我想会更好的。

xd785

代码虽然不错不过没有注释不容易看懂

寒竹小白

太简单了，没一点抗干扰能力

snow17kk81

嗯，不错~

zhao08101 · 发表于2014-10-12 20:00

没有注释叫新手怎么看呀，伤不起呀

ahljj · 发表于2014-11-22 16:03

FPGA实现UART收发器

feitiandasheng · 发表于2014-11-23 16:56

挺好

书的那页

学习一下

HDLWorld

这段代码不稳定。由于采用了内部生成的信号作为UART的时钟，会使时钟产生很多毛刺。同时，由于生成的时钟信号需要走局部走线，会产生hold-time violation. 系统在硬件上会非常不稳定。正确的写法是把生成的时钟信号作为enable.　如果有空可以参考一下opencores.org上的代码。

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