Modelsim之从Quartus II 启动仿真

白丁

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Modelsim之从Quartus II 启动仿真

仿真流程如下

(1)预先设置

(2)启动功能仿真

(3)自动创建仿真工程，自动加载.v和.vt文件，自动编译.v和.vt 文件

(4)自动启动仿真

(5)自动添加仿真信号

(6)自动显示仿真波形

更改.v和.vt 文件后，要想更新仿真波形流程如下：

(1)手动编译.v和.vt文件

(2)启动仿真

(3)添加仿真信号

(4)进行仿真观察波形

下面是对已有的Quartus II工程进行仿真

第一步：预先设置。首先是预先设置编译信息，打开Quartus II ,

进入Tools -> options 点击左侧菜单 EDA Tool Options

选择modelsim的执行路径，如果是安装的modelsim altera版本就设置modelsim altera的路径 进入Assignment ->setting,如下图

从左侧菜单选择EDA Tool Setting

在EDA tools的simulation选择ModelSim（Tool Name） Verilog HDL (Format(s)),这里选择ModelSim还是选择ModelSim -Altera 要看安装的modelsim的版本。 再点击左侧菜单EDA Tool Setting 下的Simulation

在如下图的NativeLink setting 中选择compile test bench ，点击Test Benches

在上图中点击Test Benches弹出以下Test Benches对话框

选择new，填入你的test bench name及Top level module in testbench

这里simulation period中Run simulation until all vector stimuli are used是指全程仿真End simulation at是指指定最大的仿真时间，我们选择第一项

在Test bench and simulation files 中选择添加testbench文件，这里的testbench可以选择Quartus II自动生成的模板(.vt文件)，也可以选择自己编写的testbench（可以是.v文件） 点击add

一路ok下去如果要导入的是Quarrtus II 的testbench模板，按照以下方式进行processing ->start -> Start Test Bench Template Writer 以下就是一个模板，在工程目录下的sumulation ，modelsim文件夹下

1. // Copyright (C) 1991-2013 Altera Corporation
   
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12. // Altera or its authorized distributors.  Please refer to the
    
13. // applicable agreement for further details.
    
14. 
    
15. // *****************************************************************************
    
16. // This file contains a Verilog test bench template that is freely editable to  
    
17. // suit user's needs .Comments are provided in each section to help the user   
    
18. // fill out necessary details.                                                  
    
19. // *****************************************************************************
    
20. // Generated on "05/25/2014 16:14:44"
    
21.                                                                                 
    
22. // Verilog Test Bench template for design : ask
    
23. //
    
24. // Simulation tool : ModelSim (Verilog)
    
25. //
    
26. 
    
27. `timescale 1 ps/ 1 ps
    
28. module ask_vlg_tst();
    
29. // constants                                          
    
30. // general purpose registers
    
31. reg eachvec;
    
32. // test vector input registers
    
33. reg clk;
    
34. reg data_in;
    
35. reg rst_n;
    
36. // wires                                               
    
37. wire ask_code_out;
    
38. 
    
39. // assign statements (if any)                          
    
40. ask i1 (
    
41. // port map - connection between master ports and signals/registers   
    
42.         .ask_code_out(ask_code_out),
    
43.         .clk(clk),
    
44.         .data_in(data_in),
    
45.         .rst_n(rst_n)
    
46. );
    
47. initial                                                
    
48. begin                                                  
    
49. // code that executes only once                        
    
50. // insert code here --> begin                          
    
51.                                                       
    
52. // --> end                                             
    
53. $display("Running testbench");                       
    
54. end                                                   
    
55. always                                                
    
56. // optional sensitivity list                           
    
57. // @(event1 or event2 or .... eventn)                  
    
58. begin                                                  
    
59. // code executes for every event on sensitivity list   
    
60. // insert code here --> begin                          
    
61.                                                       
    
62. @eachvec;                                             
    
63. // --> end                                             
    
64. end                                                   
    
65. endmodule

复制代码

这个是不能进行仿真的，还要对模板写完整，在此不赘述。其余步骤与添加自己编写的testbench相同 第二步：进入菜单栏 Tools -> Run Simulation Tool -> RTL Simulation 之后会自动编译自动添加信号，这时候就可以开始仿真观察波形了

xuhongming

跑来顶一个，版主辛苦了

paulhyde

顶起，Quartus II 是那一个版本的？

白丁

paulhyde 发表于 2014-5-26 08:19
顶起，Quartus II 是那一个版本的？

13.1

astwyg

补充一下,自动添加的信号都是顶层模块的信号,如果想看里面的信号需要手动添加,填完完成之后,可以save成wave.do,然后修改{工程名}_rtl.do那个脚本,把里面的add_signal改成 do wave.do

这样每次就能看自己想看的信号了,当时做FPGA的时候走了很多弯路..

U201015703

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