在verilog hdl中，既然while,repeat,forever语句不能被综合，那还有什么用呢？

pengwenxue

在verilog hdl中，既然while,repeat,forever语句不能被综合，那还有什么用呢？ [复制链接]

哪位大侠能伸出援手吗？我是新手，实在不明白：在verilog hdl中，既然while,repeat,forever语句不能被综合，那还有什么用呢？还有，我要编一段小程序，循环16次，中途如果某个触发条件满足，就退出循环体。不知如何编写？

glace12123

我只能说，你对RTL描述电路的理解还没有建立起来，仍然是用软件思维在写verilog。。。。。如果是N次循环，跳出状态，应该用计数器配合一个检测条件电路来生成这种电路，而不是单纯用循环语句来执行，知道为何Verilog没有break、countinue、go to这些软件语句吗，就是为了不让大家在软件思维上陷太深。。。for这种语句可以被综合，但它一定是要完成整个循环次数的，而不是遇到什么就可以退出，因为它是要生成实际电路的，for个N次，你就要生成N种情况的电路，并行运行，而不是从0~N-1串行执行。

eberp

仿真时用

pengwenxue

编程的最终目的不是去综合的吗？

chenzhufly

仿真和综合室两会事情啊

五月雨

仿真  。

pengwenxue

仿真不就是调试吗

glace12123

我只能说，你对RTL描述电路的理解还没有建立起来，仍然是用软件思维在写verilog。。。。。如果是N次循环，跳出状态，应该用计数器配合一个检测条件电路来生成这种电路，而不是单纯用循环语句来执行，知道为何Verilog没有break、countinue、go to这些软件语句吗，就是为了不让大家在软件思维上陷太深。。。for这种语句可以被综合，但它一定是要完成整个循环次数的，而不是遇到什么就可以退出，因为它是要生成实际电路的，for个N次，你就要生成N种情况的电路，并行运行，而不是从0~N-1串行执行。