多个PLL使用的问题

zhenpeng25

多个PLL使用的问题 [复制链接]

我先用了一个PLL分频，之后再接一个时钟选择模块，如图，之后我还想要对这个选择时钟继续分频，还能不能再用PLL分频呢？我试过了编译通不过，有没有人做过相似的呢？求指教。

枫叶知秋

可以吧，为什么编译不通过呢？出现啥错误了？

wangzhf1990

编译通不过提示什么？

过客2011

能跑到200多M？

kdy

能的

dell_wang

我是在Xlinx中可以实现IP分频，貌似下面要勾选IP核设计下一个选项

zhenpeng25

kdy 发表于 2014-2-17 17:45
能的

我想这么连接，但是编译出错了，求指教，错误是：
Error: Clock input port inclk[0] of PLL "pll1:inst12|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
        Info: Input port INCLK[0] of node "pll1:inst12|altpll:altpll_component|pll" is driven by clkopt:inst9|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst9|Mux0

zhenpeng25

枫叶知秋 发表于 2014-1-14 16:46
可以吧，为什么编译不通过呢？出现啥错误了？

我想这么连接，但是编译出错了，求指教，错误是：
Error: Clock input port inclk[0] of PLL "pll1:inst12|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
        Info: Input port INCLK[0] of node "pll1:inst12|altpll:altpll_component|pll" is driven by clkopt:inst9|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst9|Mux0

zhenpeng25

wangzhf1990 发表于 2014-1-27 13:02
编译通不过提示什么？

我想这么连接，但是编译出错了，求指教，错误是：
Error: Clock input port inclk[0] of PLL "pll1:inst12|altpll:altpll_component|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block
        Info: Input port INCLK[0] of node "pll1:inst12|altpll:altpll_component|pll" is driven by clkopt:inst9|Mux0 which is COMBOUT output port of Combinational cell type node clkopt:inst9|Mux0

kdy

这个提示是说inclk[0]管脚必须被特定管脚驱动

zhouganqiu

zhenpeng25 发表于 2014-2-26 19:55
我想这么连接，但是编译出错了，求指教，错误是：
Error: Clock input port inclk[0] of PLL "pll1:inst ...

PLL的输入时钟必须从特定的芯片引脚接入，不可以由内部逻辑的输出接入。把要再分频的时钟从一个管脚输出，再从PLL的特定时钟输入引脚输入就可以实现PLL串联了。

641734667

请问这个问题怎么解决的？

sgphoto

学习了。第二个PLL,如果不是分数分频，可以用逻辑单元来完成分频。

jp652rubyxg

zhouganqiu 发表于 2014-3-13 11:14
PLL的输入时钟必须从特定的芯片引脚接入，不可以由内部逻辑的输出接入。把要再分频的时钟从一个管脚输出 ...

不太懂你的意思 可以舉例嗎? 現在也遇到一樣的問題...

jp652rubyxg

sgphoto 发表于 2016-4-12 16:32
学习了。第二个PLL,如果不是分数分频，可以用逻辑单元来完成分频。

請問邏輯單元完成分頻 要怎麼做?

jp652rubyxg

https://www.altera.com/support/s ... rd02012010_744.html
ALTERA這個說明是什麼意思? 要怎麼做才可以解決問題? 我不懂