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SDRAM串口实验之修改篇【可以正常试验了】 [复制链接]

 
前些天,购买了一块Espier V1.1的FPGA电路板,看中的是Cyclone4 这块比较高级的芯片,同时板子上有256Mbit SDR SDRAM,资源比较丰富,比较有可玩性。
  同时看到论坛里luyaker同学刚好改写好了相应的SDRAM串口实验,就下载了。
  可是我编译、下载后,工作却不正常。表现为,开始收到一些0xFE,后面全部是0xFF。而正常情况为,从0x00开始每次加1。就在论坛里请教了luyaker同学,他建议我改变SDRAM的时钟相位(shift time),我试过很多时钟相位(shift time),可惜都不成功。
  今天在公司里,用示波器调试,发现一些有用的情况,最后发现项目里面的几个问题:
1)auto precharge 命令配置得不对:
应该通过拉高地址线A10来使能auto precharge命令 , 但luyaker同学错误的用了地址线A11
2)auto refresh 应该是 64ms内刷新8192 次, 即2次刷新时间间隔约7.8us
3)DQ0 & DQ1 互换了, DQ2 & DQ3 互换了 【虽然不影响实验效果,但也最好纠正一下】
改正后,MT48LC16M16A2-75 SDRAM可以在我的Espier V1.1的FPGA电路板正确的跑起来了。开心啊

把项目压缩一下,上传供大家参考: SDRAM_96M_串口实验OK.zip (966.08 KB, 下载次数: 227, 售价: 1 分芯积分)

[ 本帖最后由 goodeew 于 2013-12-17 14:25 编辑 ]
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学习了  详情 回复 发表于 2017-2-13 15:16
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关于SDRAM的时钟相位(shift time)的设置

关于SDRAM的时钟相位(shift time)的设置,略微谈一下经验。
  我们知道,SDRAM是在其时钟上升沿采样命令、地址和数据的。所以,通过设置SDRAM的时钟相位(shift time),应该让其时钟上升沿大致位于命令、地址和数据的中间位置。
  上图说明。图中为Active命令和Write命令,模拟通道2=SDRAM时钟,下面0~7为数字通道,数字通道0、1=D0、D1,数字通道2、3、4=WE#、CAS#、RAS#,数字通道5、6、7=A0、A1、A2。  图中可见,SDRAM时钟上升沿位于命令、地址和数据的中间位置:
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一个工作在38.4k串口波特率的目标文件

为了加快实验测试的速度,修改一下uart_speed_select.v 让串口工作在38.4k波特率,PC端用串口接收了100k字节数据,每个字节都校验过,都对了。

目标.sof文件: SDRAM_96M_串口实验OK for 100kBytes@38.4k baud.sof (349.94 KB, 下载次数: 5, 售价: 1 分芯积分)
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精益求精不断进步

[ 本帖最后由 kdy 于 2013-12-17 22:35 编辑 ]
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谢谢版主加为精华。 又多测了一些数据,收了5.6M字节 完全无误【用保存文件的方式】。用的是3L的.sof文件实验的。 文件为【经过压缩,所以文件很小】: [ 本帖最后由 goodeew 于 2013-12-18 17:25 编辑 ]  详情 回复 发表于 2013-12-18 17:17
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回复 4楼kdy 的帖子

谢谢版主加为精华。
又多测了一些数据,收了5.6M字节 完全无误【用保存文件的方式】。用的是3L的.sof文件实验的。
文件为【经过压缩,所以文件很小】: SDRAM_baud38.4k_OK.bin.zip (23.8 KB, 下载次数: 43)

[ 本帖最后由 goodeew 于 2013-12-18 17:25 编辑 ]
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一粒金砂(高级)

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又作了一些改进,可以通过按键设置串口的波特率,并且通过7段数码管显示出波特率,按S1按键再开始发送。稍后放上项目。
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您好 有没有读写都带fifo的正常自收发串口程序啊?
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好东西,谢谢分享。
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SDRAM_96M_串口实验OK.zip中的UART_TX引脚为什么是86。TXD的引脚不是应该是87吗?
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TX-RX是对PL2303来说的
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哦,明白了。谢谢
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谢谢分享。
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谢谢分享了,有机会试试。
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谢谢分享了,下载来自己试验一下
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下载下来看看
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非常不错的资料,我研究了两天才回复的
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强大,不过试了下,怎么我看到的串口也是乱码呢

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晕。应该按照二进制/16进制显示啊。  详情 回复 发表于 2015-1-19 23:06
 
 
 

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xiaoo 发表于 2014-8-22 16:43
强大,不过试了下,怎么我看到的串口也是乱码呢

晕。应该按照二进制/16进制显示啊。
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一粒金砂(中级)

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谢谢楼主分享,有空试试吧
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谢谢楼主分享!
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