收发器在接收端为什么要采用一个bitslip模块以及该模块的实现

robertslyh

收发器在接收端为什么要采用一个bitslip模块以及该模块的实现 [复制链接]

RT。
采用了altlvds_tx和altlvds_rx核，在接收端串行转并行以后，采用了一个bitslip模块。好像完成了一个比特偏移的功能。
这里不是很明白为什么要采用bitslip，还有如果要自己用verilog来实现的话应该怎么做？
网上查了好久，很少有这方面的资料。求助大家了，十分感谢！

phdwong

bitslip是用来align bit位的

robertslyh

谢谢啊～看了几遍代码慢慢理解了。
这里还有个问题，为什么会产生bit偏移这种现象呢？在PCB布线的时候收发器的数据线和时钟线的走线延迟不是相同的吗，是不是时钟skew导致的数据位偏移?

phdwong

这是因为，相位的问题，或者PCB LVDS数据时钟走线的问题

kdy

时钟和数据在PCB上的等长处理后是Skew可以忽略不计的，进入FPGA后时钟和数据的延时差别较大，时钟Skew小延时大，数据Skew大延时小。
因此高速的串行都是在数据上直接恢复时钟的。