Verilog基本语法之task

chenzhufly

Verilog基本语法之task [复制链接]

一直没有用过task语法，担心不可综合，没有尝试过，最近练习了一下，感觉还是比较好用的，与大家分享一下。

任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。

测试程序是基于EE_FPGA做的，两个LED来回闪烁。

1. module eefpga(
   
2. 
   
3. input clk,
   
4. output [3:0]led
   
5. );
   
6. 
   
7. reg [31:0]count;
   
8. always@(posedge clk )
   
9. begin
   
10.         count <= count + 1;
    
11. end
    
12. 
    
13. task led_on;
    
14.    input  data_in;
    
15.    output  data_out;
    
16.         begin
    
17.          data_out = data_in;
    
18.         end
    
19. endtask
    
20. 
    
21. always begin led_on(count[23],led[1]); end
    
22. always begin led_on(count[24],led[2]); end
    
23. endmodule
    
24. 
    

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