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cclcxy

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一粒金砂（中级）
楼主
发表于2013-8-11 20:25 只看该作者
 

关于FPGA设计门限计数器的问题 [复制链接]

小白刚刚接触FPGA，以前写单片机程序多了。总是以C语言来写FPGA。现在遇到一个问题，一天都没能解决，特来求救。
要做一个计数器，在门限信号为高的时候进行计数。当门限出现下降沿的时候输出一个单脉冲用于触发后级电路。。问题出现在单脉冲的产生上面。附上代码，请多多指教。
还有就是数字锁相环的应用问题。现在需要用锁相环的原理提取同步信号。数据率为10K到100K，以10K步进。感谢支持
。
FPGA, 门限计数器, 单脉冲信号

test_freq.zip

392 Bytes, 下载次数: 8
此帖出自FPGA/CPLD论坛

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电子无聊大神
你是要写等精度频率计吗。。。  详情 回复 发表于 2013-8-13 20:32
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deweyled

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五彩晶圆（初级）
沙发
发表于2013-8-11 21:30 只看该作者
 

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应该是这样的吧
此帖出自FPGA/CPLD论坛

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cclcxy
:victory: 精妙的方法  详情 回复 发表于 2013-8-12 13:30
 
 
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cclcxy

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一粒金砂（中级）
板凳
 楼主| 发表于2013-8-12 13:30 只看该作者
 

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精妙的方法
此帖出自FPGA/CPLD论坛
 
 
 
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电子无聊大神

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一粒金砂（中级）
4楼
发表于2013-8-13 20:32 只看该作者
 
你是要写等精度频率计吗。。。
此帖出自FPGA/CPLD论坛

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cclcxy
就是用来测量一个信号高电平的时钟周期的，做同步用  详情 回复 发表于 2013-8-14 13:06
 
 
 
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cclcxy

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TA的资源

一粒金砂（中级）
5楼
 楼主| 发表于2013-8-14 13:06 只看该作者
 

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就是用来测量一个信号高电平的时钟周期的，做同步用
此帖出自FPGA/CPLD论坛
 
 
 
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