老用户回访..之前积累的一些modelsim问题

astwyg

老用户回访..之前积累的一些modelsim问题 [复制链接]

第一期学习活动太匆匆了.那时候正好赶上期末有点微忙.仿真方面积累了一些问题不是很重要.当时就没管.现在拿出来和大家讨论下~

Q1:
编写testbench,按照kdy的教程,应当把生成的.vt文件重命名为.v 但是在别的资料很少提到这样做.我当时也没有(当时教程还没出到这..),请问这样有什么特别的作用么?

Q2:
如图示,是否勾选Use testbench to perform VHDL timing simulation有什么影响么?为啥选择simulation语言为verilog还会有这个选项?


可能还有别的问题,过了一个月自己也有点记不清了..现在有空了慢慢整理整理~

kdy

最近较忙，sorry回答晚了。
问题1：没有特别用意，本身取名.v是为了软件兼容性，比如：UE32等语法识别。vt很多第三方软件不认识的
而且这里文件后缀名无关紧要

kdy

Q2：我也不知道
感觉上这个界面并没有特别区分VHDL和Verilog，是不是对VHDL的激励有效啊？

kdy

BTW：欢迎老用户回来当老师啊
一个人精力有限，需要大家一起来帮助起步初学者

astwyg

可不敢冒充老师啊.说真的感觉FPGA懂的太皮毛了.前阵子也挺忙.在办实习手续.按照计划明天就开始上班了.不知道怎么样.现在忽然想起来.没人跟我谈待遇..莫非是在学校外面做课题没有钱拿

kdy

理应按照实习标准吧，估计3-5K啦，安心安心