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喜鹊王子

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纯净的硅（初级）
楼主
发表于2013-7-12 15:01 只看该作者
 

谁有verilog编写的AD采样串行输出的例子啊？ [复制链接]

想弄点代码来学习一下，找了很多篇论文，看的是头大啊。
FPGA
此帖出自FPGA/CPLD论坛

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kdy
第一部分配置寄存器（如果有的话）是 1、并串转换 2、状态机 第二部分数据采样隔离成 1、串并转换 2、数据存储 2个模块，用STP或者SCP观察输出波形。 这个比较基本了。 如果完全新手建议直接用默认部分做第二部分。 不着急的话可以等Espier开发板的第二次活动，顺便广告下。 [ 本帖最后由 kdy 于 2013-7-12 22:54 编辑 ]  详情 回复 发表于 2013-7-12 22:53

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deweyled
根据AD时序要求自己写一个模块来做吧。 AD型号是什么啊？  详情 回复 发表于 2013-7-12 17:54
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deweyled

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五彩晶圆（初级）
沙发
发表于2013-7-12 17:54 只看该作者
 

回复 楼主喜鹊王子 的帖子

根据AD时序要求自己写一个模块来做吧。

AD型号是什么啊？
此帖出自FPGA/CPLD论坛
 
 
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kdy

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五彩晶圆（初级）
板凳
发表于2013-7-12 22:53 只看该作者
 
第一部分配置寄存器（如果有的话）是
1、并串转换
2、状态机
第二部分数据采样隔离成
1、串并转换
2、数据存储
2个模块，用STP或者SCP观察输出波形。
这个比较基本了。
如果完全新手建议直接用默认部分做第二部分。
不着急的话可以等Espier开发板的第二次活动，顺便广告下。

[ 本帖最后由 kdy 于 2013-7-12 22:54 编辑 ]
此帖出自FPGA/CPLD论坛
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