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我最近调试FPGA向RAM里写数据,RAM的数据总线是72位的,地址总线为20位。由于需要给6片RAM写入相同的数据,于是进行这样的设计,外部控制平台向FPGA内部写入72为数据,数据通过6个三态门给外部RAM,通过signaltap验证时,控制平台向FPGA写入的数据正确,三态门控制信号也正确,但是数据经过三态门后,6片RAM的数据不相同,而且都不是控制平台写入的FPGA内部数据。不知道什么原因。
第二:当设计成只写一片RAM时,用signaltap验证是正确的,但是我又设计了地址发生器,把RAM的数据读回FPGA,当地址发生器使能触发时,通过signaltap观看的话,有些地址配置的数据不正确,并且莫名的其妙,找不到规律。不知道什么原因。
还想问下,由于RAM是BGA封装的,测试RAM正确配置数据该怎么测试呢? 以前试过FPGA单独引出数据线到测试引脚,但是不知道有没有更好的方法,遇到这些问题,因为设计多采用Quartus宏模块,偶尔换成verilog代码任然出现相同问题,不知道怎么解决,感觉很棘手,找不到方向。
希望能得到帮助,谢谢~
[ 本帖最后由 shuxueaw 于 2013-6-3 21:25 编辑 ]
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