电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 关于内部逻辑模块被综合掉的问题

阅 4173|回 4

10 帖子	0 TA的资源

一粒金砂（中级）

发表于2013-1-21 17:44 显示全部楼层

关于内部逻辑模块被综合掉的问题 [复制链接]

我在设计中用宏生成了一个RAM，但在综合的时候提示arning: Synthesized away the following RAM node(s)，我查了一下，原因是这个ram的接口并没有连到最顶层的信号所导致的。请问除了我把这个ram的引脚直接引到最顶层
信号以外，还有什么其他方法来避免这个warning嘛？

warning, 模块

此帖出自FPGA/CPLD论坛

最新回复

eeleader

其实只要结果被其它模块使用即可！详情回复发表于 2013-2-8 20:56

eeleader

6892 帖子	0 TA的资源

五彩晶圆（高级）

发表于2013-1-22 20:48 显示全部楼层

当然，RAM没连接到顶层，综合器就认为该RAM无用就CUT了。

此帖出自FPGA/CPLD论坛

个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！

waiwai788

5 帖子	0 TA的资源

一粒金砂（中级）

发表于2013-1-23 22:34 显示全部楼层

可以把端口接入到一个中间寄存器中，这样就不会被综合掉

此帖出自FPGA/CPLD论坛

eeleader

6892 帖子	0 TA的资源

五彩晶圆（高级）

发表于2013-1-29 13:00 显示全部楼层

哈哈，同意楼上看法！

此帖出自FPGA/CPLD论坛

个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！

eeleader

6892 帖子	0 TA的资源

五彩晶圆（高级）

发表于2013-2-8 20:56 显示全部楼层

其
实只要结果被其它模块使用即可！

此帖出自FPGA/CPLD论坛

个人签名一个为理想不懈前进的人，一个永不言败人！
http://shop57496282.taobao.com/
欢迎光临网上店铺！

返回列表发新帖回复

活动更多>>

开源项目更多>>

随便看看

请问：状态机被综合掉的问题
我用3段式写一个状态机没事，但我改成一段式写就出现了这个错误：Warning:Can'tdisplaystatemachinestates--registerholdingstatemachinebit"|singlestate|CURRENT_STATE.writedata0"wassynthesizedaway为什么状态机会被综合掉呢？？
状态机显示被综合掉
本人新手一枚，在写状态机的时候综合时出现了问题，求助各位大神，代码如下LIBRARYIEEE;USEIEEEALL;ENTITYcontrolISPORT(clk:INSTD_LOGIC;--Standardportsreset:INSTD_LOGIC;--Reciveasignalfromtherestkeystart_pause:INSTD_LOGIC;--Reciveasignalfromthesta ...
无线接收芯片XL530S简要概括
XL530S是一款高集成度、低功耗的单片ASK/OOK射频接收芯片。高频信号接收功能全部集成于片内以达到用最少的外围器件和最低的成本获得最可靠的接收效果。因此它是真正意义上的“无线高频调制信号输入，数字解调信号输出”的单片接收器件。XL530S为SOT ...
STM32F4 栈顶地址不为20到底可不可以？
为EEWORLD点赞
IP防护等级含义
求《嵌入式系统硬件与软件架构》这本书的电子书下载？
电子工程-示波器学习使用教程分享
电源管理
wdk与DDK有什么区别