ISE VHDL rising edge 和clk'event and clk='1'有什么区别？？

timdong

ISE VHDL rising edge 和clk'event and clk='1'有什么区别？？ [复制链接]

rising edge 是上升沿检测。。后面这个也是上升沿检测。。。。有区别没？？ 或者我理解错了？

eeleader

我 的理解 是没区别。