请教一个DSP PWM输出的问题

john_wang

请教一个DSP PWM输出的问题 [复制链接]

麻烦请教一个问题：买了DSP开发板  2路PWM （PWM1和PWM3） 要错开1/4个周期的话 ，可以采取哪种方式实现？
（我自己试过，周期中断强制拉高、拉低 是可以的   但是强制拉高、拉低 没有死区！）
高有效、低有效的方式可以实现吗？

重载方式应该如何选？ 是用周期中断 ，还是 比较中断？  还望指教一二

安_然

不太明白楼主想要干嘛。一般死区设置，EPWM1A EPWM1B这两个之间是可以通过软件设置死区的。
可用同步设置，产生epwm1和epwm3，之间的1/4周期。建议楼主去琢磨下PWM的文献。

[ 本帖最后由 安_然 于 2013-1-9 15:51 编辑 ]

qy2110000

把PWM的高电平时间固定为一个时间，加一个四分之一时间的死区。可以试一试，不知道死区可不可以设置四分之一周期

renton

ePWM模块自带相移寄存器啊，比如:
EPwm1Regs.TBPRD = 199U;                                                //PWM周期是200个时钟(TBCLK)
EPwm1Regs.TBCTL.bit.CTRMODE = TB_COUNT_UP;    //PWM计数模式是非对称，累加
EPwm1Regs.TBPHS.half.TBPHS  = 50U;                            //PWM相移(phase shift)50个TBCLK，相移为负，即提前PI/2

ePWM3上面的相移设置为0U。

使用软件SYNC两个ePWM模块，即两个模块同时开始计数。
EPwm1Regs.TBCTL.bit.SYNCOSEL = TB_SYNC_IN;

/* Trigger phase shift before trigger ePWM output to avoid instruction delay */
EPwm1Regs.TBCTL.bit.SWFSYNC = 1;            // Trigger phase difference by SWSYNC bit
EPwm3Regs.TBCTL.bit.SWFSYNC = 1;            // Trigger phase difference by SWSYNC bit

SysCtrlRegs.PCLKCR0.bit.TBCLKSYNC = 1;      // Enable TBCLK within the ePWM

两个PWM的相位差1/4。