时序仿真正确，RTL视图中输入引脚没连上任何信号

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时序仿真正确，RTL视图中输入引脚没连上任何信号 [复制链接]

时序仿真是正确的，但rtl视图上有些引脚就是没连上，我编了一个小程序试了试，输入为16位，当输出为16位时，rtl输入引脚连接上了，但为虚线，当输出为32位时，输入引脚就没连接上，很奇怪啊，ise 为13.1

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贴代码

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因为代码在单位的电脑上，无法黏贴，因此写个简单的程序，表达下我想表达的东西
程序中req1，req2没有进行同步处理，我原程序对他们采用脉冲边缘检测法进行过检测
model tx(
input clk,
input rst_n,
input req1,
input req2,
input [15:0] datain,
output [31:0] dataout
);
always@(posedge clk or negedge rst_n)
begin
if(!rst_n) word32<=0;
else
begin
if(req1==1) word32[15:0]<=datain;
if(req2==1) word32[31:0]<=datain;
end
end
assign dataout=word32;
endmodel

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rtl中datain没有和任何管脚连接，若将dataout改为[15:0]，datain就和寄存器连接上了，但为虚线

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technology schematic中datain连起来了，是实线

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http://forums.xilinx.com/xlnx/bo ... an&message.id=14064

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xst害人

eeleader

究竟啥问题，一句话总结！