Cyclone V开发板试用报告五 SDI设计

guoyuboy

Cyclone V开发板试用报告五 SDI设计 [复制链接]

这篇主要是关于SDI的。SDI（串行数字接口）主要用于专业视音频领域，比如广播电视行业。近年来，随着监控领域的发展，传统的模拟摄像头采用的CVBS接口渐渐由数字高清SDI接口取代。FPGA内部的高速串行收发器可以通过配置PCS来实现SDI接口功能。比起Gennum的RX、TX专用芯片，FPGA在多通道处理和与后续ISP结合的方面具有优势。Altera提供的三速率SDI IP核以及VIP套装大大简化了SDI设计的开发，有经验的工程师开发一个项目的时间基本上以周来计算，简单的项目几天就可以。

开始SDI设计之前，需要了解时钟。VCXO可以锁定跟踪一个时钟源，来产生新的参考时钟。在一个演播室或者视频中心，会有专用的时钟发生设备（或者产生钟但更多的是产生参考视频，供提取时钟），这样所有的设备最终会统一到一个频率上，这个叫做House Sync. 但有很多设备，比如只是接收SDI显示，则不需要VCXO. 只需要一个温度补偿晶振即可。Altera V系列器件内部的fPLL可以利用一个频率的晶振（比如50MHz）来合成不同的频率，比如用于SD-SDI的27MHz，用于HD-SDI的74.25MHz，以及用于3G-SDI的148.5MHz. 这里要注意的是，利用fPLL产生的钟可否直接给GXB作为参考时钟，这个需要读者在使用时单独尝试。我使用的是GXB的专用的148.5MHz参考时钟，这个钟同时可以最为内部逻辑的钟。如果使用的是三速率SDI。需要148.5MHz的参考时钟。

下面介绍例化一个Duplex SDI核的设置：

sdi_0 u_sdi_0

(

         .rst_rx(reset),

         .rst_tx(reset),

         注意是高电平复位

         .sdi_gxb_powerdown(1'b0),

         如果高电平的话GXB会Powerdown

         .rx_serial_refclk(gxb_refclk),

         .tx_serial_refclk(gxb_refclk),

         接在GXB Refclk的148.5MHz钟

         .sdi_rx(hsma_rx_p),

         .sdi_tx(hsma_tx_p),

         PCML接口

         .gxb4_cal_clk(clkin_50),

         选用50MHz的钟即可

         .tx_pclk(tx_clk),

         .txdata(tx_data),

         .tx_trs(tx_trs),

         .tx_ln({11'b0,tp_ln}),

         .tx_std(tx_std),

         要发送的视频时钟和数据

         .tx_status(),

         参见Datasheet，这里没有使用

         .gxb_tx_clkout(gxb_tx_clkout),

         GXB的回环clock

         .enable_ln(1'b1),

         .enable_crc(1'b1),

         Linenumber和CRC设置

         .en_sync_switch(1'b1),   

         .enable_sd_search(1'b1),

         .enable_hd_search(1'b1),

         .enable_3g_search(1'b1),

         这些是搜索选项，sync_switch参见DS

         .rx_clk(sdi_rx_0_clk),

         .rxdata(sdi_rx_0_data),

         .rx_data_valid_out(sdi_rx_0_datavalid),

         .rx_status(sdi_rx_0_status),

         .rx_std_flag_hd_sdn(sdi_rx_0_hd_sdn),

         .rx_std(sdi_rx_0_std),

         接收下来的数据，恢复出来的pixelclock和一些STD和状态信息

         .refclk_rate(1'b1),

         针对148.5MHz的设置，美国标准是148.5/M

         .rx_video_format(),

         参见DS

         .rx_xyz(),

         .xyz_valid(),

         .rx_eav(),

         .rx_trs(),

         参见DS

         .rx_anc_data(),

         .rx_anc_valid(),

         .rx_anc_error(),

         参见DS

         .sdi_reconfig_clk(sdi_reconfig_clk),

         .sdi_reconfig_togxb(sdi_reconfig_togxb),

         .sdi_reconfig_done(multi_reconfig_done[0]),

         .sdi_reconfig_fromgxb(rc_fromgxb[16:0]),

         .sdi_start_reconfig(sdi_start_reconfig[0])

         重配置模块，参考官方的设计得到

);

接电缆时SDI信号要经过驱动芯片和均衡芯片。这些在开发板的参考电路里都有。

最后总结一下这次试用。试用基本达到了目的，测试了硬核DDR3控制器和SDI核。试用报告虽然简略，但是有些关键点还是提到了。做开发的人员看了会有一定帮助。Altera在文档方面还是应该再仔细些，不妨加入一些科普性的介绍，会对初到一个领域的工程师大有帮助。同时要开发出一块廉价的开发板，结合最新的SoC器件，类似Xilinx的Zedboard。Altera在中国的市场还是很有人气的，希望不要错过这个机会。

Altera在大力推进高校计划的时候，也应该关心一下初入职场的工程师，这些人有技术积累和学习的热情。在校生往往不会结合具体的项目把一个器件发挥出最大的效用，比如Serdes和PCI-E用的都很少吧？而工程师在工作中做的项目几乎都会用到这些。如果能给这些人更多的机会，他们会直接采用新的器件进行设计，至少会在技术建议阶段提出宝贵的参考意见。话句话说，如果这些人想在工作之余自费买块开发板学习学习，Altera能否提供合适的板子？在价格，功能，开源和参考设计上。

祝Altera和我们广大FPGA从业人员在新的一年都取得进步。

eeleader

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lujianghai1986

sdi_reconfig_clk  和gxb4_cal_clk 可以连接为同一个时钟吗