CPLD 产生脉宽可调PWM信号

dongxu_LCC

CPLD 产生脉宽可调PWM信号 [复制链接]

各位大神，我用altera公司的EPM240做了一个pwm输出，项目要求：脉宽为10ns~100ns可调，幅值为3.3，频率为100k，脉冲信号的上升时间小于5ns。但是我做出来的上升时间都快50ns了，但是技术工程师说IO的响应时间为ps级别，我的为什么实现不了，请大家帮忙指导！

仙猫

　输出跃变时间的长短并非光一个控制器件的问题，而是和电路有很大关系，如果输出脚接的容性负载较重，速度就会减缓。

dongxu_LCC

嗯，我试过接电阻负载进行测量，但是效果还是不理想，

dongxu_LCC

还有一个问题就是，我模拟出来的pwm波形不太平滑，也不知道是怎么回事，在上升处存在超调现象

dashashi

不懂，帮顶等高手

仙猫

楼主似乎很介意把问题描述得更清晰一些？
1、所谓容性负载并非接电容才有的，导线走长了就有分布电容，开集/开漏输出的上拉电阻大了就会引起明显的延迟。
2、PWM本来就是ON/OFF切换出来的方波，滤波之后才可能变成平滑的直流。

Crazy_HUA

输出对地的容值会影响上升沿时间，这个跟电路有关系，光CPLD器件来说不会有太大的延迟。

dongxu_LCC

谢谢 各位大侠！

dongxu_LCC

这几天一直纠结这问题， fpga也试了 直接用示波器测量 ，上升时间答30左右ns

osoon2008

不清楚技术工程师所指的io响应时间在ps级的依据，

先假定你的240为－7等级（最低），在信号路径中没有使用ufm（user flash memory ），并在LE中没有以下的组合逻辑，
16-to-1 multiplexer
32-to-1 multiplexer
16-bit XOR function
16-bit decoder with single address line
如果使用了，响应时间＋20ns，

如果在LE中实现了组合逻辑，其自身的延时为2.5ns，
如果使用了LE的reg，再加1～2ns，

从LE块传输到IO块的延迟是348ps，
MAX II CPLD Design Guidelines， 第16页Output Pin Current Strength and Slew Rate

io pin是否包含buffer部分，在240datasheets中只查找1270是不带buffer，换而言之240是
包含buffer， ＋1.5ns， buffer的建立时间＋2.5ns，

LUT的过渡延时7.7～15.1ns

那么总延时： 2.5ns＋1.5ns＋348ps＋1.5ns＋2.5ns＋15.1ns＝23.448ns
并且假定只使用一个LE。

dashashi

感觉这个倒不是问题，只要上升沿跟下降沿的延时是一样的，就不影响
但是上升沿或者下降沿从开始变化到变化结束，如果是几十ns确实没法满足LZ

dongxu_LCC

分析的这么细，非常谢谢，那这么说，要是达到我的要求就必须得找配置更高的cpld或者fpga了？

osoon2008

如果是一路pwm就没关系, 如果是多路的话, 最好不要fpga, 容易造成多路之间的延时不一, 毕竟我们对于综合的结果不能完全了解.

好像只有max  V可以换了.
http://www.altera.com.cn/literature/hb/max-v/mv51003.pdf

如果可能的话, 向你的老板推荐一下xillinx

dongxu_LCC

谢谢，老板只要求用aitera的CPLD，那我就 买快MAX V试试吧！

eeleader

如果输出正弦波形，有必要要求这么快速的PWM吗？建议仔细分析应用，修改设计。楼主目前提出这个要求没有仔细思考你的需求，照本宣科