2741|2

9

帖子

0

TA的资源

一粒金砂(初级)

楼主
 

JK触发器消除毛刺 [复制链接]

module Filter(
input wire clk,
input wire rst_n,
input wire A,
output wire AF
);
//this module is designed to reduce/eliminate the glitch
//in the input signal of linear ruler or optical encoder
reg A_R1,A_R2,A_R3;
wire A_And_Not, A_Or_Not;
//registers of A and B signal, in order to get a synchronous signal
//and supply a relative clean signal for the post processing
always @(posedge clk or negedge rst_n) begin
if (~rst_n) begin
  A_R1 <= 1'b0;
  A_R2 <= 1'b0;
  A_R3 <= 1'b0;
end
else begin
  A_R1 <= A;
  A_R2 <= A_R1;
  A_R3 <= A_R2;
end
end
assign A_And_Not = ~(A_R1 & A_R2 & A_R3);
assign A_Or_Not  = ~(A_R1 | A_R2 | A_R3);
//using negedge of clk
JKFF74LS109 JKFF74LS109_AInst(
.clk(~clk),
.J(A_Or_Not),
.K_Bar(A_And_Not),
.Q(),
.Q_Bar(AF));

endmodule

//implement a J-K Flipflop, and the behavior model is from 74LS109 chip
module JKFF74LS109(
input wire clk,
input wire J,
input wire K_Bar,
output reg  Q,
output wire Q_Bar);
assign Q_Bar = ~Q;
always @(posedge clk) begin
case ({J, K_Bar})
  2'b00: Q <= 1'b0;
  2'b10: Q <= ~Q;
  2'b01: Q <= Q;
  2'b11: Q <= 1'b1;
  default: Q <= 1'bx;
endcase
end
endmodule

这是消除毛刺的,我不是很理解,谁能帮我讲解一下
此帖出自FPGA/CPLD论坛

最新回复

没有图,没有注释 ,  详情 回复 发表于 2012-11-19 15:14
点赞 关注
 

回复
举报

6366

帖子

4917

TA的资源

版主

沙发
 
没有图,没有注释 ,
此帖出自FPGA/CPLD论坛
 
 

回复

9

帖子

0

TA的资源

一粒金砂(初级)

板凳
 

RTL图

如题

1.jpg (19.13 KB, 下载次数: 0)

1.jpg
此帖出自FPGA/CPLD论坛
 
 
 

回复
您需要登录后才可以回帖 登录 | 注册

查找数据手册?

EEWorld Datasheet 技术支持

相关文章 更多>>
关闭
站长推荐上一条 1/10 下一条
艾睿电子& Silicon Labs 有奖直播 | 全新蓝牙信道探测:从技术创新到实际应用
直播时间:3月12日(周三)上午10:00
直播奖励:多功能榨汁机、蓝牙音箱、手机支架

查看 »

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编:100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表