ISE 全局时钟缓冲问题

zhuxinyu2008

ISE 全局时钟缓冲问题 [复制链接]

module count4(out,reset,clk);
    output[1:0] out;
    input reset,clk;
    reg[1:0] out;
  wire clkin;
     always @(posedge clkin)
        begin
            if (reset)
                out<=0; //同步复位
            else
                out<=out+1'b1; //计数
        end
mydcm mydcm(
.CLK_IN1(clk),
.CLK_OUT1(clkin),
.CLK_OUT2(),
.RESET(reset)
);
endmodule

一个简单的计数器，用DCM 的一个输出做计数时钟，另一个做逻辑分析仪的时钟，出现下面的问题
ERROR:NgdBuild:924 - input pad net 'clk' is driving non-buffer primitives:
ERROR:NgdBuild:924 - input pad net 'reset' is driving non-buffer primitives:

纠结好久了

pajoke

加个时钟缓冲试试：

BUFG BUFG_inst (
        .O(Clk_Out),
        .I(ext_CLK)
    );

Crazy_HUA

试试楼上的方法

zhuxinyu2008

谢谢 暂时解决了，在逻辑分析仪里不选那两个信号 而选择对应的DCM里的信号就可以了  加缓冲的话我去试试

eeleader

ISE比较麻烦,动不动加BUFG