Cyclone V开发板试用报告一 简单聊聊低成本和低功耗
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今天早上收到的开发板,我们的联络人Maylove上周五下午已经把板子寄出去了。感谢Altera和EEWorld举办这次活动,非常有幸成为28nm工艺的Cyclone V FPGA的第一批试用者。
在使用开发板前,需要搭建好软件平台。根据我自己的经验,逻辑资源数量比较大时,至少需要4G的内存。所以建议使用64位的操作系统配合4G以上的内存。否则的话Quartus II在编译的过程(Fitting)中可能发生奇怪的错误并且终止。至于CPU的核数和主频,是比较重要,但要有个合理的预期,不会因为在服务器上跑就会比PC上快十倍。复杂些的设计编译半个钟头还是非常正常的,早些习惯少些烦恼。
套件没有附带光盘,所有的文件可以在官网下载,里面包含了原理图和PCB。 首次使用板子的前,需要安装USB-BlasterII的驱动,注意是II的驱动,不是原先的USB-Blaster了。如果想试试自己的sof,需要调整一下开关SW5,把MAX V从JTAG链上下掉,否则sof下载不成功。
接下来说说Cyclone V的优点 1. 采用了和Arria V和Stratix V系列相同的ALUT结构,比传统的LE效率更高。尽管有个简单的折算到LE,但是这个和具体工程有关。比如在Cyclone IV上占用10KLE的工程,在Cyclone V(以后简写为CVGX)上不一定也占用10K。需要重新移植和编译一下。我想说明的意思是,同等逻辑规模的器件,CVGX的效率更高,等效的单元门成本更低。 2. 精度可调的DSP 相比较同系列之前的器件,CVGX加入了DSP模块,而不仅仅是嵌入式乘法器。尽管DSP模块的核心任然是乘法器,但DSP模块更加强大和灵活。比如可以提高datapath的fmax,减少逻辑资源的占用,同一个DSP模块里的乘法器可以自由拆分和组合,提高了DSP的利用率。 3. 引入了fPLL 举个最简单的例子,在传统器件中,想要用100MHz时钟生成148.5MHz的时钟,靠一个PLL是做不到了,需要级联两个PLL。但用fPLL就可以轻易做到。这样降低了对片外时钟晶振的要求。 4. 硬核内存控制器 Cyclone IV不支持DDR3,DDR2的频率最高到167MHz(参见官方内存估算器)。C5GX借助硬核内存控制器可以支持DDR3,而且频率能到400MHz。而且也支持UniPHY控制器了。对于自己设计PCB的人来说,硬核控制器还可以简化内存管脚分配。硬核内存控制器还有多端口模块等等附加功能。总之,内存的带宽和效率上来了,设计难度下降了,功耗降低了(比用逻辑搭建的内存控制器)。 5. 设计安全 试用的开发板没有使用芯片内嵌的设计安全机制,毕竟是ES(工程样片)。但从Quartus II 12.1(估计年底前就能发布)开始,可以试用芯片内嵌的设计安全机制。和Arria II一样,需要外接一个电池。 除了我列举的特点之外,还有很多其它的特点。比如局部重配置,协议配置(CvP),PCI-E Gen1 x4等等。因为我对这些并不了解,所以不敢妄评。
再说说开发板,不粘贴官网上的说明,只说重点 1. Embedded USB-BlasterTM II Altera官方大多数开发板上都有USB JTAG,就是常说的USB Blaster,但这里是USB Blaster II,比以往的速度更高。某些应用,比如视频处理,可以直接抓图到System Console. 具体的设计和传统的JTAG不相同,需要额外的接口逻辑。 2. SDI输入和输出 对于不了解视频的人来说,这个两个接口似乎多余。但Altera这些年来坚持推广这些功能,可见其对于视频市场的决心。我个人比较支持FPGA的专业视频解决方案。 3. 硬核和软核DDR3控制器 两组DDR3一组在BOTTOM,一组在ROW上,分别使用硬核和软核控制器。有需求的开发者可以比较一下两者的例化步骤和性能。 在未来的试用报告中,我将介绍UniPHY DDR3控制器,包括软核和硬核的程序。还有就是SDI,不知道能不能赶上SDI II IP的发布。
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