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4 帖子	0 TA的资源

一粒金砂（中级）

楼主

发表于2012-11-6 21:46 只看该作者

时序问题 [复制链接]

FIFO 的PRO_FULL 信号工作一段时间后信号一直无效，用chipscope看了WR信号一直有写，可以肯定是写到了设定值。为什么出现这种情况?写入时钟为 108Mhz，FIFO为V9.1 .另外有时候修改一点不是很相关的RTL代码，重新综合布线后，输出的时序不正常了，是不是时序收敛的问题？时钟频率为100MHZ.

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没明白你说的意思详情回复发表于 2012-11-7 14:38

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269 帖子	0 TA的资源

纯净的硅（中级）

沙发

发表于2012-11-7 14:38 只看该作者

没明白你说的意思

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