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一粒金砂(高级)

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verilog中多个模块的引用 [复制链接]

verilog中多个模块的引用
先在顶层模块中引用一个数码管动态显示的模块:
led_disp        led
(      
        .clk(clk),
        .disp_num(dis_num),
        .ledseg(ledseg),
        .ledcs(ledcs)
);
然后在这个led_disp动态显示的模块中再引用一个产生方波的模块,周期是10ms
// MSEC:half cycle ,value range 0-255
wave_signal #(.MSEC(5)) w1
(
        .clk(clk),
        .reset_n(reset_n),
        .signal_out(timeflag)
);
led_disp里面,用wave_signal的输出信号signal_out作为动态刷新数码管的驱动信号,编译过程也没有错误,但是实际运行的时候就不行了,数码不亮。
然后我改了一下,直接在顶层定义波形发生的模块,然后把输出信号signal_out引入到数码管动态显示的模块中,如下:
wire timeflag;
wave_signal #(.MSEC(5)) w1
(
        .clk(clk),
        .reset_n(reset_n),
        .signal_out(timeflag)
);
led_disp        led
(      
        .clk(clk),
        .disp_num(dis_num),
        .ledseg(ledseg),
        .ledcs(ledcs),
        .timeflag(timeflag)
);
于是乎,这样就可以了,正常工作。
为什么wave_signal led_disp要并行才可以,led_disp中再用wave_signal就不行了?模块不能嵌套吗?
谢谢!
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我是不是可以这么理解,你的第一种方法中wave_signal模块是包含在led这个模块中的? 那么有一疑问,wave_signal模块的reset_n这个复位端口在你led模块中是如何接的? 猜测第一种方法中wave_signal模块的reset_n没有接,该模块一直复位着  详情 回复 发表于 2012-10-25 09:35
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个人签名学如春起之苗,不见其增,日有所长;
 

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纯净的硅(中级)

沙发
 
模块可以嵌套的   
至于你这个,需要仔细查查
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个人签名一个人,一本书,一杯茶,一帘梦。
 
 

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一粒金砂(高级)

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问题找到,由于我的粗心,第一种方法中wave_signal模块的reset_n在led模块中没有定义。
此帖出自FPGA/CPLD论坛
个人签名学如春起之苗,不见其增,日有所长;
 
 
 

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一粒金砂(初级)

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我是不是可以这么理解,你的第一种方法中wave_signal模块是包含在led这个模块中的?
那么有一疑问,wave_signal模块的reset_n这个复位端口在你led模块中是如何接的?
猜测第一种方法中wave_signal模块的reset_n没有接,该模块一直复位着
此帖出自FPGA/CPLD论坛
 
 
 

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