电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 求verilog HDL代码

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一粒金砂（初级）

楼主

发表于2012-10-6 22:13 只看该作者

求verilog HDL代码 [复制链接]

我该如何实现以下功能(verilog HDL代码)：当A为高电平，并持续5s，那么B输出为高；如果A为低电平，且持续5s，那么B输出为低。请大家指点迷津

问问

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luyucan001

隔1.5s采样一次，采样三次，判断，再输出详情回复发表于 2012-11-23 16:55

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kobe1941

449 帖子	0 TA的资源

纯净的硅（高级）

沙发

发表于2012-10-7 09:11 只看该作者

按键检测一下就完了，自己琢磨吧

此帖出自FPGA/CPLD论坛

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luyucan001

12 帖子	0 TA的资源

一粒金砂（中级）

板凳

发表于2012-11-23 16:55 只看该作者

隔1.5s采样一次，采样三次，判断，再输出

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