电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › 普通的IO信号在PCB上对应的fpga脚为全局时钟

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一粒金砂（中级）

楼主

发表于2012-7-13 20:58 只看该作者

普通的IO信号在PCB上对应的fpga脚为全局时钟 [复制链接]

各位大侠，晶振的时钟为main_clk，将该时钟分频后得到AD的时钟AD_clk，但是在实际的电路图中，我AD_clk连接在了fpga的全局时钟对应的脚上面个，综合的时候报错，好像是普通的IO信号时不能连在全局时钟上面的，现在肿么办！！！！！！！！！！！！

时钟, 电路图

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eeleader

如果你是ALTER器件，使用专用CLK信号作为普通IO输入，直接QUARTUS的DEVICE 菜单里面配置即可！详情回复发表于 2012-7-14 21:15

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仙猫

3138 帖子	0 TA的资源

裸片初长成（初级）

沙发

发表于2012-7-13 22:39 只看该作者

若是Xilinx的FPGA，在ucf文件里加一句试试：

NET "AD_clk" CLOCK_DEDICATED_ROUTE = False;

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eeleader

6892 帖子	0 TA的资源

五彩晶圆（高级）

板凳

发表于2012-7-14 21:15 只看该作者

如果你是ALTER器件，使用专用CLK信号作为普通IO输入，直接QUARTUS的DEVICE 菜单里面配置即可！

此帖出自FPGA/CPLD论坛

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