如何用FPGA测量一个脉冲的宽度

wstt

如何用FPGA测量一个脉冲的宽度 [复制链接]

使用FPGA测量外部脉冲的宽度，FPGA的主频一定，可以分频，但是不能提高频率。

但是外部脉冲的宽度可能大于FPGA主频的时钟周期，但是也可能小于这个周期。

需要测量脉冲的宽度，求教前辈们如何实现？

仙猫

原帖由 wstt 于 2012-7-11 12:56 发表 仙猫明鉴啊，确实是个绊子题，也不知道是哪位“老师”出的。同时用上升和下降沿的话把分辨率提高了一倍

上传一个刚写的上下沿分别计数的试验工程，带仿真的，看有没参考价值。

仙猫

如输入时钟频率未高到FPGA极限的话，先在FPGA内部倍频，然后利用倍频时钟驱动测量Process。
还有就是在频率不太高的前提下，或可搭硬件辅助测量。

wstt

是想提高时钟频率，但是频率被限定不能提高

仙猫

问题的关键是，频率在什么地方被限定？如果仅是限定外部时钟频率，则丝毫不影响FPGA自己内部持有的倍频，倍频后的时钟并不对外输出，只是FPGA自己用于高分辨率的时间计测而已。

 

举个例子，比如外部时钟被限制为10MHz，FPGA可以该10MHz为源在内部生成60MHz甚至100MHz，而利用这100MHz就能做高分辨率的时间测量。

[ 本帖最后由 仙猫 于 2012-7-10 11:48 编辑 ]

wstt

是的，内部被限定了，不可以使用倍频，不允许使用时钟管理模块或者锁相环，只能使用FPGA内部逻辑资源在给定的时钟频率下实现。

这样的要求，让我觉得不可理解，所以上论坛来请教下各位大侠。

原帖由 仙猫 于 2012-7-10 11:28 发表 问题的关键是，频率在什么地方被限定？如果仅是限定外部时钟频率，则丝毫不影响FPGA自己内部持有的倍频，倍频后的时钟并不对外输出，只是FPGA自己用于高分辨率的时间计测而已。   举个例子，比如外部时钟被限 ...

仙猫

原来是老师下绊子题目啊？
那就来一把用时钟上下沿分别计数吧，假如时钟的占空比是严格的50%的话，能提高一倍的分辨率。

wstt

仙猫明鉴啊，确实是个绊子题，也不知道是哪位“老师”出的。

同时用上升和下降沿的话把分辨率提高了一倍

原帖由 仙猫 于 2012-7-10 15:00 发表 原来是老师下绊子题目啊？ 那就来一把用时钟上下沿分别计数吧，假如时钟的占空比是严格的50%的话，能提高一倍的分辨率。

eeleader

如果这样也可以，请大家分享一下结果

wstt

谢谢仙猫，我先学习下代码

[ 本帖最后由 wstt 于 2012-7-12 14:41 编辑 ]

xunxun109

谢谢！

coyoo

可以用TDC

林小豪

仙猫 发表于 2012-7-11 13:17
上传一个刚写的上下沿分别计数的试验工程，带仿真的，看有没参考价值。

还可以，上下沿计数结果，如何换算成宽度值呢？

仙猫

林小豪 发表于 2015-8-14 09:37
还可以，上下沿计数结果，如何换算成宽度值呢？

用分测上下沿，是在输入频率高过FPGA自身的时钟频率，而且又不允许倍条件下的无奈选择。
严格说在这种情况下能测出的只是输入信号的周期，假设占空比已知的话方可推算脉宽。