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发表于2012-5-26 23:49 只看该作者

VHDL仿真时signal的问题 [复制链接]

ELSIF(romout(3 downto 0)="0111")THEN

         dangwei<=temp1;

     time<=temp2;
         A_ENA<=tempa;
         m_ena<=tempm;
         F_ENA<='1';

仿真时发现,dangwei time没有赋上值，是为什么啊。。。

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