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danielzhoufeng

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一粒金砂（中级）
楼主
发表于2012-4-25 14:18 只看该作者
 

（LATTICE的CPLD器件）内部分频信号如何约束到全局网络上去？ [复制链接]

CPLD内部用的主时钟为全局时钟管脚输入时钟的异步分频时钟，如何将这个时钟约束到全局时钟网络上去，或者在VHDL语言中怎样调用BUFG原语？使用的是lattice器件
时钟, 网络, 如何
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eeleader
由于分频时钟收到门器件延迟影响（延时受温度、电压等等环境因数影响），所以要约束也是非常麻烦。换句话说，今天的设置好约束条件不一定适用明天约束条件  详情 回复 发表于 2012-5-9 18:58
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eeleader

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五彩晶圆（高级）
沙发
发表于2012-4-25 21:28 只看该作者
 

这个想法有点特别，没有试过！

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danielzhoufeng

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一粒金砂（中级）
板凳
 楼主| 发表于2012-5-3 11:06 只看该作者
 
呵呵，由于之前硬件设计的时候用的是一个相对高频晶振，选用的CPLD比较老，资源有限，也没有PLL，所以用的代码去分频出一个较低频率的时钟用，不知道如何把这个时钟再约束到全局上去
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eeleader

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五彩晶圆（高级）
4楼
发表于2012-5-9 18:58 只看该作者
 

由于分频时钟收到门器件延迟影响（延时受温度、电压等等环境因数影响），所以要约束也是非常麻烦。换句话说，今天的设置好约束条件不一定适用明天约束条件

此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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