各位高手，Verilog的测试模块与处理模块怎么进行反馈相连~~

leizikobe

各位高手，Verilog的测试模块与处理模块怎么进行反馈相连~~ [复制链接]

各位高手，帮忙看看我的Verilog的顶层模块

各位大侠，我是Verilog的一位新手，就是想简单的进行串并转换，想编写一个测试模块，然后在处理模块转换完数据之后，给测试模块一个反馈信号，测试模块在接收完反馈信号之后产生一个新的测试数据，然后后面的处理模块再进行转换，现在把这两个模块用一个顶层模块综合起来，结果编译的错误是Error: Can't synthesize current design -- Top partition does not contain any logic 小弟知道测试模块是不能综合的，但是小弟这个问题怎么解决呢？跪求各位高手指点~~~多谢~~~

eeleader

你这个问题很简单的！

你的意思就是产生自动控制信号。

你在设计这个模块时，输入一个使能信号，产生一个标志信号即可。

测试模块通过检测你这个标志信号，然后控制这个使能信号即可。

leizikobe

恩啊 是那个意思，但是如果在检测模块中加入标志信号的话，这个标志信号就得作为输入信号，但是检测模块是不能被综合的啊，那如何在顶层文件中那这两个模块综合起来了？麻烦您了~~~