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tank986

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科通 2012 Xilinx&Cadence 研讨会

Cadence and Xilinx - Helping You with System Realization

加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计，并帮组您实现成本节约。 随着集成化程度的提高，印制板设计中FPGA引脚数量越来越多，设计难度越来越大，同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。 FPGA设计者，硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中，你将会了解FSP和Allegro结合xilinx平台在短时间内正确无误的完成设计，这样既可以节省更多设计时间又可减少PCB设计层数。 您将有什么收获： 1.  运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。 2.  运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。 3.  在不影响IP逻辑关系或时序要求的情况下，运用PlanAhead和IP library对pin脚进行优化。 4.  从Allegro FPGA System Planner的设计中产生所需要的PCB文件。 5.  PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配 参加对象： §  FPGA设计人员 §  硬件设计人员 §  硬件设计经理 §  PCB layout 工程师 涉及到的运用软件： §  PlanAhead §  Allegro FPGA System Planner §  Allegro Design Entry HDL §  Allegro PCB Design HDL §  OrCAD Capture CIS 深圳，4月17日(9:30-16:30） 地址：深圳市南山区高新技术产业园南区创维大厦C座9楼 北京,  4月24日（9:30-16:30） 地址：北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元 Time Item 9:30-9:45 公司介绍及会议议程 9:45-10:45 Xilinx设计技术讲座 10:45-11:00 休息 11:00-12:00 Allegro PCB 工具New Feature讲座 12:00-13:30 Lunch 13:30-14:45 FPGA System Planner介绍讲座及演示 14:45-15:00 休息 15:00-16:30 FPGA System Planner操作及答疑 报名方式： 1.   请点击进入网上注册页面：http://www.comtech.com.cn/Registpageshenzhen.asp(深圳)或 http://www.comtech.com.cn/RegistpageBeiJing.asp（北京）。 2.        请认真填写以下信息，并保证真实有效，我们将在审核之后发出确认函，确认函里面有具体参与方法。 姓名：部门： 电话：邮编： 职位：城市： 公司：                                  地址： 咨询热线： 联系人：陈敏敏 电  话：021-51696680-8057 邮  箱：peterchen@comtech.com.cn 网站上的相关新闻页面：http://www.comtech.com.cn/news_show.asp?id=528 有任何问题，欢迎来电咨询！或关注科通官方微博了解更多资讯！