求教：关于verilog 模块例化调用的一个问题

晒太阳的鱼

求教：关于verilog 模块例化调用的一个问题 [复制链接]

有三个文件：ram_3_top.v；ram_3_dct.v和一个mif文件（data_ram_3.v），我程序在 ram_3_top.v中例化另外两个模块，其中 ram_3_dct.v会输出地址到data_ram_3中，使得读出mif文件里面的数据。

情况是这样的，我在ram_3_dct.v中输出地址的时候，地址是正确的（0~63），但是我在top模块（ram_3_top.v）中例化后再输出地址数据，居然就不对了，只有1和0不断循环？搞不懂了，不是一条线连着的吗？怎么在模块里面和外面输出会不一样？？？？

新手求教各位大神。。。 已解决~https://bbs.eeworld.com.cn/images/smilies/default/smile.gif [ 本帖最后由 晒太阳的鱼 于 2012-3-27 20:08 编辑 ]

rwogn

呵呵，您可以加224073074这个群，这里面都是嵌入式的爱好者，您有什么疑问都可以在里面交流呢