跪求把verilog代码转变成VHDL

xiaotian_189

跪求把verilog代码转变成VHDL [复制链接]

module switch(Din,rd_n,CS_n,databus);

input [7:0] Din;

input rd_n;

input CS_n;

output [7:0] databus;

reg [7:0] r_databus;

always @(negedge rd_n,negedge CS_n)

begin

case({rd_n,CS_n})

2'b00:r_databus <= Din;

default:r_databus <= 8'bzzzz_zzzz;

endcase

end

assign databus = r_databus;

endmodule


关键是always块多时钟沿控制，在VHDL中如何描述？希望能通过modesim仿真的，先谢谢了！！

eeleader

过程中

多时钟沿控制：

关键就是就用系统时钟检查例如：

 

if clk'event and clk='1' then

     a_reg<=a;

    if (a_reg='0') and (a='1') then

 

          ------------

    end if;

end if;

xiaotian_189

谢谢先！我是要把上面的verilog转变成VHDL