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发表于2012-2-27 15:35 只看该作者

FPGA的pll [复制链接]

FPGA有4个pll，每个pll有4个输入，

这几个pll有区别？为什么要这么多，连接到全局时钟，这几个pll作用应该相同吧

开发板上有两片晶振，因为一个pll有4个输入，所以将这两片晶振都连接到一个pll上的两个输入脚上，感觉这样不如连接到两个pll上，有区别？

4个pll可以提供4个不同时钟详情回复发表于 2012-2-27 16:18

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发表于2012-2-27 16:18 只看该作者

4个pll可以提供4个不同时钟

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