请教关于FPGA程序执行时间问题

sxpypeifeng

请教关于FPGA程序执行时间问题 [复制链接]

FPGA不像单片机有具体的指令周期，能够精确的计算出程序执行时间，那么在一个进程中的以CLK为敏感信号，每当有一个clk到来时进入进程一次，那么我想问在进入一次进程后的一个时钟内不管进程中有多少语句都能跑完吗？就是进程中的硬件电路都能按语言做相应变化吗？不管语言多长。
如果进程中有计数如
process(clock)
begin
if clock' event and clock = '1' then
if(count<10 ) then
count <= count+1;
count <= (others=>'0');
end if;
end if;
end if;
end process;
这个进程中是不是需要十个clock才能把count记满
谢谢大家指教

Goself

楼主应该明白，FPGA设计的是数字电路，而不是程序。有些语句实现后，完全和理解的不是一回事。比如循环，在FPGA中会被展开，一次即可完成，而不是真的循环十次。

而且，在FPGA中用执行这种说法并不准确。在设计代码时，语句采用执行的说法。但是实现成电路后，就应该从电路的角度去理解。应该去思考，当CLK来临时，哪些门开启，哪些路径是通的，信号会从哪些路径通过。

从代码的设计来看，当一个CLK来临时，信号将会一次性通过所有符合条件的路径。而且实现成电路后，也应该是这样的。但是实际中信号可能并不能在一个CLK周期内跑完整个通道。这有可能是路径太长、路径中间元件太多等造成的延时。

此论仅供参考，谢绝拍砧。

十字星1986

FPGA中都是转化成电路了   时钟一般都是作为敏感信号起到触发电路运行的作用  是开关的作用   FPGA跟他们的最重要的区别就是并行而单片机这些都是偏向串行

ssawee

if clock' event and clock = '1' then

一个时钟执行一次
时钟的最高频率在综合后会知道，根据你程序的写法最高频率上限不同

eeleader

我是这样理解的：

      时钟来了，模块里面每个符合条件的语句都会执行一次！（理论上不管语句多少）