FPGA设计计数器输出跳变不同步

happyxiaoyaozi

FPGA设计计数器输出跳变不同步 [复制链接]

用fpga设计了四位计数器，在仿真时，输出脚q0，q1，q2，q3不能同时跳变。导致从一个状态到下一个状态中间有一个暂态，如1011变1100的中间有1000的一个暂态。各种时钟频率都试过从10M到100M，都一样。请高手赐教。谢谢！！！！急！！！！！！！

[ 本帖最后由 happyxiaoyaozi 于 2011-12-31 09:44 编辑 ]

eeleader

这个应该不是问题哦，只要不影响测试即可！

eeleader

不影响使用哦！

能圈就圈

计数器是同步的还是异步的?

fuyaolong

q0~q3 是输出信号吧，这四个寄存器使用输出端口上的寄存器，别使用内部的寄存器，试试

silencex

从你的时序图来看，你使用的是时钟下降沿来触发的；
实际中的确会有亚稳态出现（在信号改变的瞬间），但是一般都很小，为了防止该情况的发生，你必须要在稳定的时候使用该信号，你可以在上升沿采集该信号

rrrigeipr

 通常的话都统一用上升沿作为触发信号吧

module count4(out,reset,clk); 

output[3:0] out; 

input reset,clk; 

reg[3:0] out; 

always @(posedge clk) 

begin 

if (reset)  out<=0;           //同步复位 

else       out<=out+1;   //计数 

    end 

endmodule 

gcxan

这个问题怎么解决啊，计数跳变了？不影响是什么意思啊

 

eeleader

因为数据在上升和下降由于存在寄生电容，所以总是有建立时间和保持时间，如果上升过程中，数据不稳定，但保持时间数据稳定，就不影响数据传递。

所以说不影响就不需要处理这个问题。