新手求教PLL

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我用的是一款开发板，器件型号是Cyclone II: EP2C5Q208C8，PLL从外部引脚输入30M时钟，输出三个时钟分别设置为30M，120M，180M，PLL工作模式：Normal，三个输出时钟相位偏移都是0。
使用Signaltap观察时，采样时钟120M，发现输出的30M时钟相对输入PLL的30M时钟相位偏移了90度,，正常情况下相位偏移不该是0吗？求各位大虾解答

fpgalenr

google了下，是下面这个原因吗？
“The 90 MHz clock measured at the output of the PLL (but before the
global clock network) will have a phase that is ahead of the 30 MHz
clock（PLL in）. That is because the the 90 MHz clock should be phase-aligned
with the 30 MHz clock at the logic cell register inputs, and there is
a global clock delay between them and the PLL output.”
意思好像是pll输入时钟得和寄存器时钟同步，而全局时钟网络有延迟，所以pll输出时钟相对输入时钟有延迟。。

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顶顶。。。