请问平方加和除法运算如何用verilog实现？

godjohsn

请问平方加和除法运算如何用verilog实现？ [复制链接]

要做一个如下运算：

a、b、c、d均为实时输入的变量
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大

请问高手们是否有快速一些的近似算法？

唐俊

乘法：
input[3:0] a1;
input[3:0] a2;
output[7:0] result;
。。。
repeat(4)  //()中是循环次数
begin
    if(a2[0]==1)
        result=result+a1;
    a1=a1<<1;
    a2=a2<<1;
end

除法：
input [3:0] a;
input [3:0] b;//被除数
output[7:0] quotient;
reg [7:0]  remainder;//保存余数
reg[7:0]  quotient;//商
reg[7:0] c;//暂时存放相减的结果
......
c=b-a;
repeat（4）//更改循环次数能获得更高精度的商，关键看你设置的了
begin
  if(c<0)
   begin
      quotient[0]=0;
      quotient=quotient<<1;
      c=c<<1;
      c=c+a;
   end
  else
    begin
     quotient[0]=1;
     quotient=quotient<<1;
     c=c<<1;
     c=c-a;
    end
end
....
最终结果:从你给的公式来看商肯定是0点几。这个算法有个失败的地方就是不能确定小数点的位置，但是你的公式可以看出应该是0点几几。期待有人改善。另外余数remainder=c*(2^(-4))。
除法原理简介：
假设r1为某次余数，r2为下一次余数，r3为下下次地余数。
平常我们手算时是看余数是否能被被除数再减一次而商上0或1，这里要结合考虑。
当r2<0时，商上0，并且加b回复到r1，即
             (2r1-b)+b=2r1,
若再次求商，我们有
            r3=2(2r1)-b=4r-b;
如果我们当r2<0时，商仍上0，不进行加b的恢复余数的操作，而是进行
             r3=2(2r1-b)+b=4r1-b;
也能得到相同的结果。因此有如下的结论：
  1.当余数为正时，商上1，余数左移一位，减去除数；
  2.当余数为负时，商上0，余数左移一位，加上除数。

godjohsn

原帖由 唐俊 于 2011-12-1 19:05 发表 乘法： input[3:0] a1; input[3:0] a2; output[7:0] result; 。。。 repeat(4) //()中是循环次数 begin if(a2[0]==1) result=result+a1; a1=a1

不管能不能用
谢谢兄弟

ssawee

cordic算法

eeleader

并行计算，应该延时不很大！

sc_stevenson

学习了

eeleader

不要求延时的话，运算量也不是很大哦

eeleader

关于除法实现网上有很多方法，可以找个例子试试看.