一句verilog的代码看不懂，望高手解释~~~

pxpwoa · 发表于2011-11-14 15:03

一句verilog的代码看不懂，望高手解释~~~ [复制链接]

while(test==2)
                     @(t_cpu.m_adr.pc_addr)//fixed
                     if((t_cpu.m_adr.pc_addr%2==1)&&(t_cpu.m_adr.fetch==1))
                  begin
                     #60  PC_addr<=t_cpu.m_adr.pc_addr-1;
                           IR_addr<=t_cpu.m_adr.pc_addr;
                     #340  $strobe("%t %h %s %h %h",$time,PC_addr,mnemonic,IR_addr,data);
                  end

我不明白t_cpu.m_adr.pc_addr是什么意思。
t_cpu是引用的模块，adr模块是在t_cpu里引用的，pc_addr是adr模块的输入端口。
仿真的是时候出错，说Unresolved reference to 'm_adr' in t_cpu.m_adr.
大侠们帮忙看一下吧！！

eeleader · 发表于2011-11-15 09:54

@(t_cpu.m_adr.pc_addr)//fixed

这句话是啥意思？

pxpwoa · 发表于2011-11-15 15:58

设计了三个层次的模块，顶层模块topcpu.v，中间模块cpu.v，底层模块adr.v
我在topcpu.v中调用adr模块的端口信号pc_addr

eeleader · 发表于2011-11-21 09:27

有这种@调用的高级语言啊，我第一次见到哦

sanshi1205 · 发表于2011-11-25 12:34

小白飘过

shilaike · 发表于2011-11-25 13:04

俺也没用过。。。

fuyaolong

你写的事systerm verilog吧，那个好像是结构体里的元素引用

00yaliang

你在topcpu中增加这个
adr name(.addr(pc_addr)); 这样在topcpu中定义的addr端口就相当于pc_addr

aacceegg · 发表于2011-12-22 09:02

eeleader · 发表于2011-12-27 09:31

玩的越来越高级了，都SYSTEM C了

一句verilog的代码看不懂，望高手解释~~~ [复制链接]

最新回复

回复沙发 eeleader 的帖子

回复 4楼 eeleader 的帖子

建议你这么调用

一句verilog的代码看不懂，望高手解释~~~ [复制链接]

最新回复

回复 沙发 eeleader 的帖子

回复 4楼 eeleader 的帖子

建议你这么调用

回复沙发 eeleader 的帖子