【低功耗】FPGA的功耗概念与低功耗设计研究

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【低功耗】FPGA的功耗概念与低功耗设计研究 [复制链接]

静态功耗除了与工艺有关外，与温度也有很大的关系。一方面需要半导体公司采用先进的低功耗工艺来设计芯片，降低泄漏电流（即选择低功耗的器件）；另一方面可以通过降低温度、结构化的设计来降低静态功耗。

　　FPGA动态功耗主要体现为存储器、内部逻辑、时钟、I/O消耗的功耗。

① 选择适当的 I/O标准可以节省功耗。I/O功耗主要来自器件输出引脚连接的外部负载电容、阻抗模式输出驱动电路以及外部匹配网络的充放电电流。可选择较低的驱动强度或较低的电压标准。当系统速度要求使用高功率 I/O标准时，可设置缺省状态以降低功耗。有的I/O标准需要使用上拉电阻才能正常工作，因此如果该 I/O的缺省状态为高电平而不是低电平，就可以节省通过该终结电阻的直流功耗。

② 当总线上的数据与寄存器相关时，经常使用片选或时钟使能逻辑来控制寄存器的使能，尽早对该逻辑进行“数据使能”，以阻止数据总线与时钟使能寄存器组合逻辑之间不必要的转换。另一种选择是在电路板上，而不是芯片上，进行这种“数据使能”，以尽可能减小处理器时钟周期。也就是使用 CPLD从处理器卸载简单任务，以便使其更长时间地处于待机模式[4]。

③ 设计中所有吸收功耗的信号当中，时钟是罪魁祸首。虽然时钟可能运行在 100 MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为 12%～15%）。此外，时钟的扇出一般也比较高。这两个因素显示，为了降低功耗，应当认真研究时钟。 首先，如果设计的某个部分可以处于非活动状态，则可以考虑禁止时钟树翻转，而不是使用时钟使能。时钟使能将阻止寄存器不必要的翻转，但时钟树仍然会翻转，消耗功率[4]。其次，隔离时钟以使用最少数量的信号区。不使用的时钟树信号区不会翻转，从而减轻该时钟网络的负载。合理的布局可以在不影响实际设计的情况下达到此目标。

④ 根据预测的下一状态条件列举状态机，并选择常态之间转换位较少的状态值，这样就能尽可能减少状态机网络的转换量（频率）。确定常态转换和选择适当的状态值，是降低功耗且对设计影响较小的一种简单方法。编码形式越简单（如1位有效编码或格雷码），使用的解码逻辑也会越少[5]。

⑤ 要计算覆盖整个产品生命周期或预期电池工作时间内所有状态下的功耗,要考虑上电、待机、空闲、动态和断电等多种状态，要计算最坏情况下的静态功耗。

　　在所有降低功耗的措施中，选择合适的低功耗器件起决定性的作用，带来的效果是立竿见影的，而且无需花费大量的时间、精力和成本采取额外的措施。所以，选择一款低功耗的FPGA器件有助于提高产品性能，降低产品成本，提高产品的可靠性。下面介绍Actel公司的低功耗FPGA——IGLOO。

2  低功耗FPGA——IGLOO

　　Actel公司的IGLOO源于ProASIC3系列，保持了ProASIC3原有的所有特性：单芯片、高安全性、高可靠性、高性能、低功耗、低成本等，并对低功耗的特性作了加强。IGLOO器件采用 Flash*Freeze技术，能够轻易地进入和退出超低功耗模式，该模式下的功耗仅 5 μW，同时可保存 SRAM和寄存器中的数据。Flash*Freeze技术通过 I/O和时钟管理简化了功率管理，并无需关断电压、I/O或系统层面的时钟，进入和退出 Flash*Freeze模式所需的时间少于1 μs。 Actel IGLOO系列以 Flash可重编程技术为基础，支持安全的系统内可编程功能，因此能在制造的最终阶段或应用现场快速且容易地进行升级或设计更新[6]。

　　IGLOO能够做到如此低的功耗，主要是由以下几个原因决定。

（1） 独特的Flash开关

　　IGLOO采用了低功耗的Flash开关，如图2所示。Flash开关只需要2个晶体管，而SRAM的开关至少需要4个以上的晶体管。更少的晶体管具有更小的容性负载、更小的漏电流，从而具有更低的功耗。另外，Flash技术的开关具有非易失性的特点，使得IGLOO无需配置芯片，从而较SRAM的FPGA少了上电的启动电流和配置电流。一般SRAM的FPGA启动电流都需要几百mA甚至几A，配置电流也需要几十mA，不适合用于电池供电的系统[6]。

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