Spartan6的Block RAM制作FIFO时钟问题

shenqizhiren · 发表于2011-10-29 21:15

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各位大侠们，这是我第一次在论坛发帖，我接触FPGA才一个月，感觉入门容易，往深里学好难啊，求助！！！
在用FPGA（用的是Spartan6)中得Block RAM制作FIFO存储器时，FIFO的读写时钟周期是不是固定的？也就是说是由硬件定好了？
如果不是，是由软件进行设置么？ps：比如说我手里有2Mb大小的FIFO，如果想接受160Mbps的32位数据流，再不用到SDRAM条件下，通过设置FIFO的读写时钟周期是不是可以实现？我网上查了好多资料，解决不了啊，求高人指点，不胜感激~~~

eeleader · 发表于2011-10-30 15:57

FIFO可以解决速度匹配接口问题：

楼主的数据流160M 32位，请问输出的速度是多少？

cwpersist · 发表于2011-10-30 19:32

版主说的对，fifo的读写时钟可以不同，通常我们在设计中加个fifo的原因之一就是同步信号，用2M的fifo接受160Mbps的32位数据流是可以的，一般fifo输出的数据时钟要和主时钟同步......楼主可否详细说明你遇见的问题等等？单纯依靠楼主上面的所说的我也只能回答这些呵呵...希望对你有帮助....

shenqizhiren · 发表于2011-10-31 12:46

额。。。。我也不是很清楚啊，需要转到DSP中去处理，我刚接触FPGA，导师分的项目，我现在还一头雾水。。楼下说能存的下，那就好，剩下的我还得再学学才能提问了，呵呵，谢谢你啊！我以后会经常来论坛的~~~~~

shenqizhiren · 发表于2011-10-31 12:49

谢谢你，只要能存的下就没问题了，其实我对FIFO的始终概念理解的还很模糊，没太明白你话里那几个始终的含义，不过我会从你回复中去理解的，真的非常感谢你！

eeleader · 发表于2011-10-31 16:26

不客气！欢迎常来！

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