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一粒金砂（初级）

楼主

发表于2011-10-11 20:56 只看该作者

时钟clk由输入量a和b与门产生，作为D触发器的时钟信号，用VHDL语言怎么编啊? [复制链接]

时钟clk由输入量a和b与门产生，作为D触发器的时钟信号，用VHDL语言怎么编啊?
好像clk不能定义成变量variable和signal类型，该怎么编啊

时钟, 触发器

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eeleader

时钟信号没有那本上规定：不能定义成变量或信号啊！详情回复发表于 2011-10-12 14:11

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eeleader

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五彩晶圆（高级）

沙发

发表于2011-10-12 14:11 只看该作者

需要注意请不要用门控时钟作为D触发器的控制时钟，这样会产生时序问题啊！

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eeleader

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五彩晶圆（高级）

板凳

发表于2011-10-12 14:11 只看该作者

时钟信号没有那本上规定：不能定义成变量或信号啊！

此帖出自FPGA/CPLD论坛

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