电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › vhdl可以指定赋值的位数吗？

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一粒金砂（中级）

楼主

发表于2011-9-23 22:11 只看该作者

vhdl可以指定赋值的位数吗？ [复制链接]

vhdl可以像verilog中(a <= 30'd5;)一样对信号指定赋值的位数吗？

信号

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eeleader

VHDL不支持这种语法形式！详情回复发表于 2011-9-24 08:22

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tx_xy

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纯净的硅（高级）

沙发

发表于2011-9-23 22:49 只看该作者

电路的连线线怎么连连多少根线都取决于你的设计。

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eeleader

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五彩晶圆（高级）

板凳

发表于2011-9-24 08:22 只看该作者

VHDL不支持这种语法形式！

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