wire型数据与reg型数据的区别

超自然

wire型数据与reg型数据的区别 [复制链接]

到底什么时候该用wire型数据，什么时候又该用reg型数据，求详细解释啊

beginner

我简单的理解为：wire型数据就相当于实际电路中的总线，是数据传输的桥梁；reg型数据相当于实际电路中的锁存器，能够存储数据，且一般需要时钟沿来驱动。

其实写HDL代码就等同于画电路原理图，当你的电路中需要使用一条总线时，就定义一个wire型变量来实现；当你的电路中需要一个锁存器，就定义一个reg型变量来实现。

mgjacky

同意楼上的见解，我也是这么理解的。

eeleader

支持 “沙发”的理解，比较行象，也具体！

挂在天边的鱼

Verilog的编写中，wire型一般用于:模块间信号互连，assign语句；
reg型一般用于always模块的组合逻辑和时序逻辑.

fxyc87

原帖由 beginner 于 2011-9-11 23:19 发表 我简单的理解为：wire型数据就相当于实际电路中的总线，是数据传输的桥梁；reg型数据相当于实际电路中的锁存器，能够存储数据，且一般需要时钟沿来驱动。其实写HDL代码就等同于画电路原理图，当你的电路中需要使用 ...

 

正解，学习~

chtycool

学习了。。。

eeleader

不辨不知道，一辨清楚了！

leomeng

学习了，同意“沙发”的理解！

eeleader

顶，支持！

九百年的饭团

Verilog的编写中，wire型一般用于:模块间信号互连，assign语句；
reg型一般用于always模块的组合逻辑和时序逻辑.

stopper

Verilog中变量的物理数据分为线型（wire、wand、wor等）和寄存器型（reg），其中reg相当于存储单元，wire相当于物理连线。

Wire表示直通，即只要是输入有变化，输出马上无条件的反映出来，而reg型数据一定要有触发，输出才会反映输入。

唐俊

感谢楼上几位的解释，另补充一点东西。reg型的初始值为不定值（x），wire型的初始值为（z）。