VHDL编程问题，请高手指点一二

open82977352

VHDL编程问题，请高手指点一二 [复制链接]

我就想做一个16位的自动清零计数器，有一个门阈值信号作为使能和清零，我是想先让这个使能信号的上升沿完成对计数器清零的工作，然后在这个使能信号的高电平时计数器开始工作计数；每次使能信号过来先对计数器自动清零，然后计数

 

 

程序是这么写的：

architecture cnt16 of cnt16 is
signal   flag : std_logic;
begin
 P_REG:process(cntreset)
 begin
 if (cntreset'event and cntreset='1') then                  --上升沿时置标志位为1

  flag<='1';
 else
  flag<='0';
 end if;
 end process P_REG;
 
 P_DIV:process(clk,en,flag)
 variable  temp: unsigned(15 downto 0);
 begin
 if flag='1' then
  temp:="0000000000000000";                                   --完成清零操作
 elsif (clk'event and clk='1'and en='1') then
   temp:=temp+1;
 end if;
   res<=temp;
 end process P_DIV;
 
end cnt16;

 

 

老是出现错误，请高手指点应该怎么写

主要问题是：

Error (10820): Netlist error at cnt16.vhd(30): can't infer register for P_DIV:temp[0] because its behavior depends on the edges of multiple distinct clocks

Error (10822): HDL error at cnt16.vhd(20): couldn't implement registers for assignments on this clock edge

Error (10822): HDL error at cnt16.vhd(33): couldn't implement registers for assignments on this clock edge

 

open82977352

就想用同一个信号的上升沿作为清零信号，高电平作为计数门信号
进来的信号可以分成两路，一路给上升沿清零信号，另一路加入LCELL单元后作为门阈值信号进行计数

tx_xy

第一个process 改成用 时钟去采cntreset，判断其上升沿，得到flag信号后，再放到第二个process中使用，应该可以解决问题。

P_REG:process(clk)
begin
if (clk'event and clk='1') then                 
    cntreset_r <= cntreset;
end process P_REG;

REG:process(clk)
begin
if (clk'event and clk='1') then                 
    if((cntreset = 1'b1) && (cntreset_r = 1'b0))
        flag <= 1'b1;
end process REG;

open82977352

弱弱地问下：
'b1 'b0是什么属性啊？没见过...

eeleader

1. 楼主程序报错的原因，楼主这种编程风格不适合硬件电路特点。所有的电路都是在系统时钟的统一触发下完成。其余都用作时钟下面数据来判断。这个叫做全同步数字设计。

2. 信号沿的检测，参考tx_xy 的写法。还有其他表示方法，总之符合硬件电路的特点就OK。

  比如：

   if (rst='1') then

     null;

   elsif clk'event and clk='1' then

      Syn<=Syn[0] & en;

   if (Syn="10") then

         flag<='1';

   else

        flag<='0';

   end if;

  --------------

  end if;

 上面也是全同步条件下，边沿判断方法之一。

3. tx_xy 版主把verilog 中的表示方法1’b1用作VHDL中了！！！！！！！！！

 

 

open82977352

这个程序老是写不对，最后采用提取信号上升沿的办法来产生复位信号，谢谢楼上的各位~~~~~~~

gz475514589

"全同步数字设计"这个说法好啊 ，又是一个概念性定义，一直在用，单是提不出来，看到了非常舒服，呵呵

tx_xy

原帖由 eeleader 于 2011-8-31 21:32 发表 1. 楼主程序报错的原因，楼主这种编程风格不适合硬件电路特点。所有的电路都是在系统时钟的统一触发下完成。其余都用作时钟下面数据来判断。这个叫做全同步数字设计。 2. 信号沿的检测，参考tx_xy 的写法。还有其他 ...

哈哈 好久不用VHDL了 里面的基础东西全部忘记 谢谢 eeleader 提醒。。。

spontaou

有个不成熟的想法希望大家赐教，可不可以这样写：
cntreset是门阈信号，clk是时钟信号
process(cntreset clk)
begin
if cntreset'event and cntreset='1' then --上升沿清零
count<=0;
elsif clk'event and clk='1' and cntreset='1' then --钟控且在cntreset为高电平累加
count<=count+1;
end if;
end process;
这样的话cntreset虽不是与时钟同步的，但应该满足了楼主要求吧

eeleader

9楼这种写法，仅是理论推导没有联系硬件实际。如果你写的这段程序放到编译器去编译肯定通过的。因为他们无法识别，你究竟是用啥做为时钟。在一个程序里面，只能用一个系统时钟信号时钟触发！

挂在天边的鱼

9楼的程序改成：
process(cntreset,clk)
begin
if cntreset='1' then --上升沿清零
   count<=0;
elsif clk'event and clk='1'  then --电平累加
   if en='1' then
     count<=count+1;
     end if;
end if;
end process;
cntreset为异步清零信号,在cntreset的为高时对计数器清零