哪位高手肯帮帮忙

阿飞

哪位高手肯帮帮忙 [复制链接]

最近在这论坛上看到还是有些人再问关于DDS之类的问题，就是用FPGA产生一系列的波形如正弦波，方波，三角波等。他们问了，我也问了可都好像没有满意的答案。大家都知道可以将波形的幅值数据存入FPGA的ROM或RAM中用查表的方式。可问题是到底要怎样做呢？有没有比较全面的程序呀或者资料的呢？

还请各位高手帮帮忙。。。。。。谢谢啦。。。

仙猫

　其实读别人的代码并非轻松，只要弄清原理，自己又会一点FPGA的编程方法的话，是不难做的，其基本原理就是每隔一定时间输出一个模拟量作成波形。这里除了编程语言外，需要的知识是：
　1、ROM或RAM的做法（FPGA综合环境里有现成的IP可用），并放入一个波形周期的数据。
　2、定时器的做法（说白了就是数时钟的个数）。
　3、定时从ROM或RAM里取一个值通过D/A输出——这样就有波形了。

　另外还有一些招数可用，但开始学时可不必面面俱到，等以后有兴趣再拓展：
　4、用PWM做D/A转换，省去一个D/A转换器（在波形不太高速时可以这么做）。
　5、DDS（需要波形频率可细调时才用得着）。

eeleader

用Verrlog语言实现基于DDS技术的余弦信号发生器，输出位宽16Bit.

module dds(data,we,clk,ce,reset,sine,cose);

input [31:0]data;
input we;
input clk;
input ce;
input reset;
output [15:0]sine;
output [15:0]cose;

reg [31:0]ADD_A;
reg [31:0]ADD_B;
reg [15:0]cose_DR;
reg [15:0]sine_dr;
wire [31:0]data;
wire [9:0]ROM_A;
wire [15:0]cose_D;
wire [15:0]sine_D;

assign cose=cose_DR;
assign sine=sine_DR;
assign ROM_A=ADD_B[31:22];

always@(posedge clk or posedge reset)
begin
  if(reset)
     ADD_A<=0;
  else if(we)
     ADD_A<=data;
end

always@(posedge clk or posedge reset)
begin
  if(reset)
     ADD_B<=0;
  else if(ce)
     ADD_B<=ADD_B+ADD_A;
end

always@(posedge clk or posedge reset)
begin
   if(reset)
     cose_DR<=0;
   else if(ce)
     cose_DR<=cose_D;
end

always@(posedge clk or posedge reset)
begin
  if (reset)
    sinc_DR<=0;
  esle if(ce)
    sine_DR<=sine_D;
end

rom_cose cose1(
    .addra(ROM_A),
    .clka(clk),
    .douta(cose_D));

rom_sine sine1(
    .addra(ROM_A),
    .clka(clk),
    .douta(sine_D));

endmodule

an_STAR

不错

阿飞

谢谢了。。。。研究哈。。。

阿飞

存入rom中的代码除了用matlab产生外。。。还可以用什么软件来写代码产生呢。。。。用c语言。。

eeleader

用C语言编写一个小程序，以及用EXCEL

wall_e

用这个小软件

阿飞

谢谢了。。。看哈。。

eeleader

谢谢WALL_E

spontaou

就用DSPbuilder可以了！

eeleader

用FPGA也可计算的，上传的，得到ROM的初始化文件！

jiaqiqiu

不错，学习一下！

阿飞

如果要同时做出三角波，方波，锯齿波，咋办呢。rom中的初始化数据该如何做。因为一个.mf文件只是一个波形的数据吧。那要做出方波，三角波等来咋办呢。貌似我还没清楚、、

eeleader

可以把三角波、方波数据放在mif文件的不同地址段即可。

小笼包

学习高手真多啊