CPLD与CPU通信问题

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CPLD与CPU通信问题 [复制链接]

需要用Altera的一款CPLD来进行IO扩展与CPU进行通信，CPLD内部逻辑比较简单，基本是组合逻辑，现在的问题是怎样确定CPU和CPLD的最快通信时间？CPU的地址线、数据线、控制线之间的延时怎样确定？说得具体一点：比如CPU的写控制线WR上升沿的时候，往CPLD写数据有效，那我怎么知道WR控制线与数据线之间的时序关系（延时）？

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有哪位大侠知道啊？还是说在quartusii软件里可以分析？望知道的大侠指教下！

eeleader

这个就是异步通信问题。确保CPLD工作时钟是CPU总线时钟的两倍。采样定理决定了。

chunyang

WR使能前要先使数据线的状态保持稳定，二者间的最小时间差由CPLD的门参数决定，而最快通讯速率跟CPLD的门参数和逻辑设计均相关。

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CPLD没有时钟信号，全部是组合逻辑

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datasheet是给出了门参数，但是因为信号进入CPLD经过一些逻辑，所以不知道怎么算时间了。

仙猫

　组合逻辑只能根据手册估算最大延迟，但难以确定实际时间。

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但是我们不知道某一个信号经过了多少逻辑，怎么估算呢？

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但是我们很难确定某一个信号在CPLD内部的逻辑，怎么估算呢？

仙猫

　一般不用时序逻辑很难控制时间，不如你说下具体想做什么吧。

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我就是用CPLD扩展CPU的IO口，CPU与CPLD之间通过数据线、地址线与控制线进行通信，CPLD内部将扩展的IO口分成一组一组，每一组IO有一个地址，CPLD只要根据CPU给的地址来确定对哪一组IO进行操作，至于进行什么操作就看控制线与地址线的数据，所以说CPLD不需要时钟。我想知道的是：我怎么确定，CPU发完地址线之后的多长时间内发控制线有效，或者控制线发完之后的多长时间内发数据线有效，这个数据要保持多长时间CPLD才能完成操作

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有点类似于时序逻辑中：数据的建立时间与保持时间

仙猫

　这样做是可以的，CPU读CPLD时只需组合逻辑，写CPLD时利用WR的后沿锁存，脉宽、建立/保持时间均由CPU控制，具体数据可从CPU和CPLD手册里查到。CPU的外围逻辑可用74芯片配出来，而CPLD比普通74速度快得多，应该绰绰有余。

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我就是想知道怎么根据CPLD手册来知道建立保持时间，这样我才能知道CPU能以多快的速度与CPLD通信，但是CPLD手册里的延时说明有很多，不知道怎么下手

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但是，应该说CPLD内部的逻辑不一样，延时也会不一样，所以说这个时间很难算

仙猫

　CPU读FPGA是纯组合逻辑，一般延迟至多数ns吧，100MHz时钟的CPU，即使只用一个CLK读也有10ns了，不足为虑。
　CPU写FPGA如设计成靠WR后沿锁存，而且WR信号是接在CPLD全局时钟线上的话，Setup时间和Hold时间在手册里是注明了的，再对照CPU手册就行了。CPLD全局时钟线对Setup和Hold要求很低，往往是ps级的，Hold甚至可为0。就算不用全局时钟线，用CPLD的普通I/O做锁存时钟速度一般也足够了。

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多谢指教！