实在不懂

阿飞

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这是一个关于ADC0809采样控制程序，由于才学vhdl所以看了半天没懂。特别是com:process(current_state,eoc) 此进程后面的语句。为什么要定义六个状态。哪位高手能帮帮我，谢谢。最好能详细讲解一下。谢谢谢谢额。。。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity PL_AD is
  port (   d        : in std_logic_vector(7 downto 0);
         clk,eoc    : in std_logic;  
lock1,start, ale,en: out std_logic;  
abc_in   :in std_logic_vector(2 downto 0);
abc_out     :std_logic_vector(2 downto 0);--ADC0809
        q          : out std_logic_vector(7 downto 0));
end pl_AD;
architecture behav of PL_AD is
type states is ( st0,st1, st2, st3, st4,st5,st6);
signal current_state, next_state:states:=st0;
signal regl :std_logic_vector(7 downto 0);
signal lock : std_logic;
signal qq:std_logic_vector(7 downto 0);
begin
com:process(current_state,eoc)
begin
  case current_state is
  when st0=>next_state<=st1;ale<='0';start<='0';en<='0';
  when st1=>next_state<=st2;ale<='1';start<='0';en<='0';
  when st2=>next_state<=st3;ale<='0';start<='1';en<='0';
  when st3=>                ale<='0';start<='0';en<='0';
       if eoc='1' then next_state<=st3;
       else next_state<=st4;
       end if;   
  when st4=>               ale<='0';start<='0';en<='0';
       if eoc='0' then next_state<=st4;
                 else next_state<=st5;
                 end if;
  when st5=>next_state<=st6;ale<='0';start<='0';en<='1';
  when st6=>next_state<=st0;ale<='0';start<='0';en<='1';regl<=d;
  when others=> next_state<=st0;ale<='0';start<='0';en<='0';
  end case;
end process;
clock:process(clk)  
begin
if clk'event and clk='1' then qq<=qq+1;
    if QQ="01111111" THEN lock<='1'; current_state <=next_state;   
    elsif qq<="01111111" then lock<='0';       
    end if;  
end if;
end process;
q<=regl; lock1<=lock; abc_out<=abc_in;
end behav;

常见泽1

FPGA看不懂 帮顶

eeleader

这是三段式描述!

阿飞

我都在三个论坛说了，可都没人来帮我呀。

00yaliang

vhdl 看不懂，要是verilog还凑合

00yaliang

看懂了一点 说一下 请参考！
我现在用的是AD8365可能跟这个差不多，AD芯片有六个转换通道，你需要从6个通道内读取转换完得数据，而从这六个通道内读取数据时AD芯片上有三个地址关键ADD；比如说三个地址为000时读取一通道内数据，为001时读取二通道内数据，六个通道所以需要六个状态（状态机）；我们的8365还有两个模式一个是FIFO模式，一个是循环模式，都是根据这三个地址状态来决定的。你好好看看AD芯片的DATASHEET，肯定有说明，可以用给我加分啊！！！~~

longhaozheng

对0809不熟悉，但是看程序 就知道这个状态机是为了符合ADC0809时序接口，建议楼主参照ADC0809的资料，跟着状态机状态跳转，在你脑子跑一遍，是否符合接口时序

longhaozheng

我用Verilog HDL 但是VHDL一般也能看的懂，刚才看了ADC0809的中文资料，再看程序 看懂了，如果楼主没看建议去百度文库找个， 然后看VHDL程序 ：clock进程是每过N个时钟（自己算）状态转换一次，com进程两个敏感信号为当前状态current_state （靠clock进程产生变化）eoc（AD转换结束标志）；ST0 为初始状态，清零地址锁存、开始、使能三个信号，然后等CLOCK进程变换状态，N个时钟过后current_state =st1（自己想是为什么，不解释），ST1锁存地址，ST2，开始信号上升沿清零寄存器，ST3下降沿开始转换，ST3的 if里面是为了等待ADC0809清零完（因为不只一次转换，得为第二次以后考虑，这个不加会有问题），ST4等待AD转换结束（EOC=1)，ST5 OE=1 告诉ADC0809我要读数据了，ST6 读数据，回到状态0, 这么清楚的回答有木有

[ 本帖最后由 longhaozheng 于 2011-7-21 11:12 编辑 ]

longhaozheng

ADC0809时序如下：/*ST 为转换启动信号。当ST 上跳沿时，所有内部寄存器清零；下跳沿时，开始进行A/D 转 换；在转换期间，ST 应保持低电平。EOC 为转换结束信号。当EOC 为高电平时，表明转 换结束；否则，表明正在进行A/D 转换。OE为输出允许信号，用于控制三条输出锁存器向 单片机输出转换得到的数据。OE＝1，输出转换得到的数据；OE＝0，输出数据线呈高阻状态。*/

longhaozheng

管理员来给我加分啊，这么辛苦

阿飞

谢谢哈。。。。我在自己想想。。。

阿飞

别人讲的那是以别人的思维来讲的，没看懂也很正常，要很大的进步还得靠自己。自己理解的比别人讲的更容易记住和深入去学习。

zhangdaoyu

学过 但忘了 定下

阿飞

--*********ADC0809采样控制*************
--******因为FPGA的时钟频率为50MHz，则256分频后，即ADC0809输入时钟为195KHz******
--******对ADC0809进行简单的采样控制，得到的数据进FPGA送到8个并排的数码管显示*****
---***后面的注释是我自己加的，应该是这样理解的吧******
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity PL_AD is
port ( d : in std_logic_vector(7 downto 0); --ADC0809输出的采样数据输入FPGA
clk,eoc: in std_logic; --clk为系统时钟，eoc为ADC0809转换结束信号输入FPGA
lock1,start, ale,en: out std_logic; --ADC0809控制信号FPGA输出信号
abc_in :in std_logic_vector(2 downto 0); --模拟选通信号
abc_out :std_logic_vector(2 downto 0);--ADC0809模拟信号选通信号
q : out std_logic_vector(7 downto 0));送至8个并排数码管信号FPGA输出数字信号
end pl_AD;
architecture behav of PL_AD is
type states is ( st0,st1, st2, st3, st4,st5,st6);--定义状态类型枚举类型
signal current_state, next_state:states:=st0;--定义总体两个状态现态和次态并且初值为st0态
signal regl :std_logic_vector(7 downto 0);--定义中间寄存器
signal lock : std_logic;
signal qq:std_logic_vector(7 downto 0);--定义计数器用于分频
begin
com:process(current_state,eoc) –此进程主要是驱动ADC0809工作即数据转换过程
begin
case current_state is
when st0=>next_state<=st1;ale<='0';start<='0';en<='0';--准备
when st1=>next_state<=st2;ale<='1';start<='0';en<='0';--三个地址信号送入地址锁存器
when st2=>next_state<=st3;ale<='0';start<='1';en<='0';--开始数据转换
when st3=> ale<='0';start<='0';en<='0';--检测数据是否转换完
if eoc='1' then next_state<=st3;
else next_state<=st4;
end if;
when st4=> ale<='0';start<='0';en<='0';--再次检测数据是否转换完
if eoc='0' then next_state<=st4;
else next_state<=st5;
end if;
when st5=>next_state<=st6;ale<='0';start<='0';en<='1'; --打开输出数据锁存器，将数据送入数据总线
when st6=>next_state<=st0;ale<='0';start<='0';en<='1';regl<=d;--打开输出数据锁存器,将数据送入寄存器regl
when others=> next_state<=st0;ale<='0';start<='0';en<='0';
end case;
end process;
clock:process(clk) --对系统时钟进行分频，得到驱动ADC0809的时钟信号
begin
if clk'event and clk='1' then qq<=qq+1;
if QQ="01111111" THEN lock<='1';--实现分频
current_state <=next_state;--在lock上升沿，转换至下一状态
elsif qq<="01111111" then lock<='0';
end if;
end if;
end process;
q<=regl;--寄存器数据输出即FPGA输出
lock1<=lock;
abc_out<=abc_in;--模拟选通信号送往ADC0809
end behav;

 

 

 

阿飞

--******因为FPGA的时钟频率为50MHz，则256分频后，即ADC0809输入时钟为195KHz******
--******对ADC0809进行简单的采样控制，得到的数据进FPGA送到8个并排的数码管显示*****
--***后面的注释是我自己加的，因该是这样理解的吧***
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity PL_AD is
  port ( d : in std_logic_vector(7 downto 0); --ADC0809输出的采样数据输入FPGA
       clk,eoc: in std_logic; --clk为系统时钟，eoc为ADC0809转换结束信号输入FPGA
       lock1,start, ale,en: out std_logic;  --ADC0809控制信号FPGA输出信号
      abc_in :in std_logic_vector(2 downto 0); --模拟选通信号
abc_out :std_logic_vector(2 downto 0);--ADC0809模拟信号选通信号
       q : out std_logic_vector(7 downto 0));送至8个并排数码管信号FPGA输出数字信号
end pl_AD;
architecture behav of PL_AD is
type states is ( st0,st1, st2, st3, st4,st5,st6);--定义状态类型枚举类型
signal current_state, next_state:states:=st0;--定义总体两个状态现态和次态并且初值为st0态
signal regl :std_logic_vector(7 downto 0);--定义中间寄存器
signal lock : std_logic;
signal qq:std_logic_vector(7 downto 0);--定义计数器用于分频
begin
com:process(current_state,eoc) –此进程主要是驱动ADC0809工作即数据转换过程
begin
  case current_state is
  when st0=>next_state<=st1;ale<='0';start<='0';en<='0';--准备
  when st1=>next_state<=st2;ale<='1';start<='0';en<='0';--三个地址信号送入地址锁存器
  when st2=>next_state<=st3;ale<='0';start<='1';en<='0';--开始数据转换
  when st3=> ale<='0';start<='0';en<='0';--检测数据是否转换完
       if eoc='1' then next_state<=st3;
       else next_state<=st4;
       end if;   
  when st4=> ale<='0';start<='0';en<='0';--再次检测数据是否转换完
       if eoc='0' then next_state<=st4;
                 else next_state<=st5;
                 end if;
  when st5=>next_state<=st6;ale<='0';start<='0';en<='1'; --打开输出数据锁存器，将数据送入数据总线
  when st6=>next_state<=st0;ale<='0';start<='0';en<='1';regl<=d;--打开输出数据锁存器,将数据送入寄存器regl
  when others=> next_state<=st0;ale<='0';start<='0';en<='0';
  end case;
end process;
clock:process(clk) --对系统时钟进行分频，得到驱动ADC0809的时钟信号
begin
if clk'event and clk='1' then qq<=qq+1;
if QQ="01111111" THEN lock<='1';--实现分频
current_state <=next_state;--在lock上升沿，转换至下一状态   
    elsif qq<="01111111" then lock<='0';       
    end if;  
end if;
end process;
q<=regl;--寄存器数据输出即FPGA输出
lock1<=lock;
abc_out<=abc_in;--模拟选通信号送往ADC0809
end behav;

gz475514589

when st3=> ale<='0';start<='0';en<='0';--检测数据是否转换完
if eoc='1' then next_state<=st3;
else next_state<=st4;
end if;
when st4=> ale<='0';start<='0';en<='0';--再次检测数据是否转换完
if eoc='0' then next_state<=st4;
else next_state<=st5;
end if;
你这里有2此检测AD转换是否完成，其实只要一次检测就可以了，所以后面的一次检测是没必要的。这说明，你还没有真正理解VHDL的程序是怎么运行的，编写这个程序过程中，还具有C语言的影子。还有“abc_out :std_logic_vector(2 downto 0);--ADC0809模拟信号选通信号”你在PORT中的声明，怎么没说明这个端口是输出还是输入呢，我知道你是输出的，但是表述错误，编译器不认识。应该是“abc_out : out  std_logic_vector(2 downto 0);才对”

阿飞

首先非常谢谢你的建议。
when st3=> ale<='0';start<='0';en<='0';--检测数据是否转换完
if eoc='1' then next_state<=st3;
else next_state<=st4;
end if;
when st4=> ale<='0';start<='0';en<='0';--再次检测数据是否转换完
if eoc='0' then next_state<=st4;
else next_state<=st5;
end if;
不过我这里的注释好像错了，这两个when合起来才是检测数据是否转换完的。
正确的注释是：
when st3=> ale<='0';start<='0';en<='0';--检测EOC的下降沿
if eoc='1' then next_state<=st3;--如果eoc=1则保持在st3
else next_state<=st4;--否则进入下一状态
end if;
when st4=> ale<='0';start<='0';en<='0';--检测eoc的上升沿
if eoc='0' then next_state<=st4;--如果eoc=0则保持在st4
else next_state<=st5;--否则进入下一状态
end if;
看了ADC0809的工作时序图就知道了：
start是转换启动信号，一个正脉冲后A/D开始转换;ale是3位通道选择地址信号锁存信号。当模拟量送至某一输入端时，有3位地址信号选择，而地址信号由ALE锁存。
EOC是转换情况状态信号，一开始为高电平，当启动装换约100us后，eoc将产生一个负脉冲，以示转换完成，在eoc的上升沿后，且输出使能信号enanle为高电时，则打开三态缓冲器，把转换好的8位数据送入数据总线，这样便完成了一次转换。